DE2430760B2

DE2430760B2 - Hdb3-codec

Info

Publication number: DE2430760B2
Application number: DE19742430760
Authority: DE
Inventors: Reginhard Dr. 8032 Lochham Pospischil
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-06-26
Filing date: 1974-06-26
Publication date: 1976-11-11
Also published as: DE2430760A1

Description

Π A^-XOOXAH XX...

bestehen, wobei die mit X bezeichneten Bits während der ersten Halbwelle einer niederfrequenten Schwingung als in »1« und während der zweiten Halbwelle als »0« gesendet werden. Während der zweiten Halbwelle der niederfrequenten Schwingung kann also ein Meldesignal auftreten, das sechs aufeinanderfolgende Nullen enthält. Würde dieses Meldesignal ebenfalls in den HDB3-Code umcodiert werden, so müßte in jedem Zwischenregenerator eine Decodierung erfolgen. Eine weitaus zweckmäßigere Lösung ist demgegenüber der Einsatz eines in einfacher Weise aus dem Signalweg ausschaltbaren HDB3-Codecs.

Der Erfindung liegt also die Aufgabe zugrunde, ein möglichst wenig aufwendiges HDB3-Codec zu entwikkeln, das in einfacher Weise aus dem Signalweg ausgeschaltet werden kann. Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß der sendeseitige Codierer eine erste aus 5 D-Flipflops bestehende Schieberegisterkette und eine zweite aus 4 D-Flipflops bestehende Schieberegisterkette enthält, daß die D-Eingänge des jeweils ersten D-Flipflcps der beiden Schieberegisterketten miteinander und mit dem Eingang 1 für das binäre PCM-Signal verbunden sind, daß die auslösenden Eingänge der D-Flipflops der beiden Schieberegisterketten miteinander und über einen Inverter mit dem Eingang II für das Taktsignal verbunden sind, daß der Ausgang des letzten Flipflops der ersten Schieberegisterkette mit dem /-Eingang von zwei J-K-Flipflops verbunden ist, deren auslösende Eingänge miteinander und mit dem Eingang II für das Taktsignal verbunden sind und deren invertierende Ausgänge jeweils mit einem Eingang eines ersten beziehungsweise zweiten NAND-Gatters und über dieses mit dem Rücksetzeingang des jeweiligen J-K-Flipflops verbunden sind, daß die Ausgänge der beiden /-K-Flipflops zusammen den Ausgang für das in den HDB3-Code umgeformte Signal bilden, wobei der Ausgang des ersten /K-Flipflops mit dem ersten Ausgang verbunden ist und die positiven Impulse des HDB3-Signals abgibt und der Ausgang des zweiten /-X-Flipflops mit dem zweiten Ausgang verbunden ist und die negativen Impulse des HDB3-Signals abgibt, daß ein drittes NAND-Gatter mit fünf Eingängen vorgesehen ist und dessen erster Eingang mit dem invertierenden Ausgang des ersten D-Flipflops der ersten Schieberegisterkette und in entsprechender Weise der zweite, dritte und vierte Eingang mit den invertierenden Ausgängen des zweiten, dritten und vierten D-Flipflops und der fünfte Eingang des NAN D-Gatters mit einem Eingang für ein Sperrsignal verbunden ist, daß der Ausgang dieses N AN D-Gatters mit dem mittleren von drei Eingängen eines vierten NAND-Gatters verbunden ist, dessen Ausgang sowohl

mit dem ersten von drei Eingängen eines fünften NAND-Gatters als auch mit dem ersten von zwei Eingängen eines sechsten NAND-Gatters verbunden ist, daß der erste Eingang des vierten NAND-Gatters mit dem Ausgang des sechsten Nand-Gatters und der dritte· Eingang des vierten NAND-Gatters mit dem Ausgang des fünften NAND-Gatters verbunden ist, daß der Ausgang des fünften NAND-Gatters mit den Setzeingängen der beiden, jeweils die vierte Stufe bildenden />Flipflops der beiden Schieberegisterketten verbunden ist, daß der Ausgang des sechsten NAND-Gatters sowohl mit dem Setzeingang des ersten t^Flipflops der ersten Schieberegisterkette und eines dritten /-K-Flipflops verbunden ist, daß der zweite Eingang des sechsten NAND-Gatters mit dem Ausgang eines siebenten NAND-Gatters verbunden ist, dessen erster Eingang mit dem Ausgang des ersten D-Flipflops der ersten Schieberegisterkette und dessen zweiter Eingang mit dem Ausgang des dritten /-K-Flipflops verbunden ist, dessen Ausgang außerdem mit dem D-Eingang eines zehnten D-Flipflops verbunden ist, daß der auslösende Eingang dieses D-Flipflops mit dem auslösenden Eingang des dritten /-K-Flipflops und mit dem Eingang für den Takt verbunden ist, daß die Eingänge / und K des dritten /-K-Flipflops miteinander und mit dem Ausgang des ersten D-Flipflops der zweiten Schieberegisterkette verbunden ist, daß der Ausgang des zehnten D-Flipflops mit dem zweiten Eingang des fünften NAND-Gatters verbunden ist, daß der dritte Eingang des fünften NAND-Gatters mit dem Ausgang eines achten NAND-Gatters verbunden ist, dessen erster Eingang mit dem Ausgang des vierten D-Flipflopfs der ersten Schieberegisterkette und dessen zweiter Eingang mit dem Ausgang des vierten D-Flipflops der zweiten Schieberegisterkette verbunden ist und an diesen Ausgang gleichzeitig der /- und der K-Eingang eines vierten J-K-Flipflops angeschlossen ist. dessen auslösender Eingang mit dem Eingang für den Takt verbunden ist und dessen Ausgang mit dem D-Eingang eines elften D-Flipflops verbunden ist, daß der Ausgang dieses D-Flipflops mit dem zweiten Eingang des ersten NAND-Gatters und der invertierende Ausgang des elften D-Flipflops mit dem zweiten Eingang des zweiten NAND-Gatters und der auslösende Eingang des elften D-Flipflops mit dem Eingang für das Tastsignal verbunden ist.

Der Hauptvorteil des erfindungsgemäßen HDB3-Codecs liegt in dem vergleichsweise geringem Aufwand und in der ausschließlichen Verwendung bekannter und gebräuchlicher Impulsbausteine, durch die eine Integrie rung dieser Anordnung erleichtert wird

Anhand von in der Zeichnung dargestellten Ausführungsbeispielen soll die Erfindung im folgenden noch näher erläutert werden. Dabei zeigt

F i g. 1 einen HDB3-Codierer nach der Erfindung und

F i g. 2 einen HDB3-Decodierer nach der Erfindung. ■ Der in der Fig. 1 dargestellte HDB3-Codierer stellt die Sendeseite des erfindungsgemäßen HDB3-Codec dar, in de"r ein binäres PCM-Signal in ein PCM-Signal im HDB3-Gode umgeformt wird. Zu diesem Zweck weist die Schaltungsanordnung einen Eingang I für das binäre PCM-Eingangssignal einen Takteingang II und zwei 'Ausgänge HI und IV für zwei unipolare Impulsfolgen auf. Die beiden unipolaren Impulsfolgen bilden zusammen das im HDB3-Codec vorliegende PCM-Signal beim Anschluß eines Gegentakt-Leitungsyerstirkers an die Ausgänge HI und IV werden die posithen Impulse des Leitungssignals .aus der am Ausgang IH auftretenden und die negativen Impulse des Leitungssignals aus der am Ausgang IV auftretenden unipolaren Impulsfolge gebildet. Der Eingang I für das binäre PCM-Signal ist mit den Eingängen zweier Schieberegisterketten verbunden, wobei die erste Schieberegisterkette aus den D-Flipflops 1 bis 5 und die zweite aus den D-Flipflops 6 bis 9 besteht. Das ankommende binäre PCM-Signal wird parallel in beide Schieberegisterketten eingeschrieben. Die logischen Ausgangswege der entsprechenden

ίο Stufen der beiden Schieberegisterketten stimmen so lange überein, wie das binäre Eingangssignal weniger als vier aufeinanderfolgende Nullen enthält. Die Steuerung beider Schieberegisterketten geschieht durch einen Taktpuls, der dem Eingang Il zugeführt und durch den Inverter 24 invertiert wird. Vom Ausgang des Inverters 24 wird der invertierte Taktpuls den auslösenden Eingängen der einzelnen D-Flipflops 1... 9 der beiden Schieberegisterketten zugeführt. Die durch die erste Schieberegisterkette durchgeschobenen Signalimpulse werden von Ausgang Q des D-Flipflops 5 zu den /-Eingängen der beiden J-K-Flipflops 14 und 15 geleitet Mit dem Ausgang (?des letzten D-Flipflops der zweiten Schieberegisterkette sind die beiden Eingänge / und K des /K-Flipflops 10 verbunden. Der auslösende Eingang des /-K-Flipflops 10 ist direkt mit dem Eingang II für die Taktschwingung verbunden. Die gleichzeitig durch die zweite Schieberegisterkette durchgeschobenen Impulse werden in dem /K-Flipflop 10 gezählt und das Zählergebnis vom Ausgang (?des /-K-Flipflops 10 dem Eingang Deines weiteren D-Flipflops 13 zugeführt. Während der auslösende Eingang des D-Flipflops 13 mit dem Eingang II für den Taktpuls verbunden ist. ist der Ausgang Q dieses /K-Flipflops über ein erstes NAND-Gatter 16 mit dem Rücksetzanschluß R des /K-Flipflops 14 und der inverse Ausgang Q über das zweite NAND-Gatter 17 mit dem Rücksetzanschluß J? des /-K-Fhpflops 15 verbunden. Der zweite Eingang des ersten NAND-Gatters 16 ist mit dem inversen Ausgang ¹Q des J-K-Flipflops 14 und der zweite Eingang des NAND-Gatters 17 ist mit dem inversen Ausgang φ des /-/C-Flipflops 15 verbunden. Die Freigabe der beiden J-K-Flipflops 14 und 15 wird dabei durch die Anzahl der durch die zweite Schieberegisterkette durchgeschobenen Impulse bestimmt. Damit wird erreicht, daß ein an den /-Eingängen der beiden J-K-Flipflops 14 und 15 anliegender Signalimpuls jeweils nur von einem der beiden /K-Flipflops 14 oder 15 übernommen werden kann. Das Zählergebnis des /-K-Flipflops 10 entscheidet also darüber, ob ein durch die erste Schieberegisterkette

durchgeschobener Signalimpuls am Ausgang IH oder am Ausgang IV auftritt Solange keine zusätzlichen Impulse eingeschoben werden, ergeben die Impulsfolgen an den beiden Ausgängen Hl und IV nach einer Zusammenführung in einem Gegentaktübertrager an dessen Ausgang eine streng bipolare Impulsfolge.

Erhält das ankommende binäre PCM-Signal vier aufeinanderfolgende Bits mit dem Wert logisch »Null«, so werden diese vier Nullwerte zunächst in die ersten vier Flip-Flops der ersten Schieberegisterkette (Flipflop 1 ...4) und der zweiten Schieberegisterkette (Flipflop 6...9) eingeschriebea Die invertierenden Ausgänge der Flipflops 1... 4 haben dann entsprechend den Pegel logisch »1«. Diese vier invertierenden Ausgänge sind mit vier Eingängen eines NAND-Gatters 18 verbunden. *5 Ein weiterer Eingang dieses NAND-Gatters 18 ist mit dem Sperreingang Xa verbunden, liegt nun gleichzeitig am Sperreingang Xa ein Pegel logisch »1« an, so erscheint am Ausgang des NAND-Gatters 18 ein Impuls

mit dem Wert logisch »Null«. Der Ausgang des NAND-Gatters 18 ist mit einem Eingang eines weiteren NAND-Gatters 19 verbunden. Am Ausgang dieses Gatters erscheint entsprechend ein Impuls mit dem Wert logisch»!«.

Der Ausgang des ersten Flipflops 6 der zweiten Schieberegisterkette ist mit den /-K-Eingängen eines weiteren /-K-Flipflops 11 verbunden, der auslösende Eingang dieses /-/C-Flipflops ist mit dem Anschluß Il für den Takt und sein Setz-Eingang Smit dem Setz-Eingang Jdes ersten D-Flipflops 1 der ersten Schieberegisterkette und mit dem Ausgang eines NAND-Gatters 20 verbunden. Das /-K-Flipflop 11 zählt die am Ausgang Q des D-Flipflops 6 nacheinander auftretenden Impulse und gibt das Zählergebnis an seinem Ausgang Q an den Eingang D eines D-Flipflops 12 ab, in dem das Zählergebnis gespeichert wird. An den Ausgang des NAND-Gatters 19 ist der erste Eingang des NAND-Gatters 20 angeschlossen, während der zweite Eingang mit dem Ausgang eines weiteren NAND-Gatters 21 verbunden ist. Der erste Eingang dieses NAND-Gatters 21 ist mit dem invertierenden Ausgang ~Q des ersten D-Flipflops der ersten Schieberegisterkette und der zweite Eingang des NAND-Gatters 21 ist mit dem Ausgang Q des /- K- Flipflops 11 verbunden.

Es sei zunächst angenommen, daß das /-AC-Flipflop 11 eine ungerade Anzahl von Impulsen gezänlt hat und daß deshalb sein Ausgang Q auf dem Pegel für logisch »Null« liegt. Durch die eingeschriebenen vier Impulse mit dem Wert logisch »Null« liegt auch der Ausgang Q des D-Flipflops 1 der ersten Schieberegisterkette auf dem Pegel für logisch »Null«. Am Ausgang des NAND-Gatters 21 erscheint deshalb ein Impuls mit dem Pegel logisch »1«. Da zu diesem Zeitpunkt am Ausgang des NAND-Gatters 19 ebenfalls ein Impuls mit dem Wert logisch »1« anliegt, erscheint am Ausgang des angeschlossenen NAND-Gatters 20 der Pegel logisch »Null«. Da der Ausgang des NAND-Gatters 20 mit einem weiteren Eingang des NAND-Gatters 19 verbunden ist. bleibt beim Auftreten des Null-Pegels am Ausgang des NAND-Gatters 20 der logische Zustand der NAND-Gatter 19 und 20 zunächst erhalten.

Der Ausgang des NAND-Gatters 20 ist weiterhin mit den Setz-Eingängen J des D-Flipflops 1 der ersten Schieberegisterkette und des /K-Flipflops 11 verbunden. Durch Anlegen des Null-Pegels werden diese beiden Flipflops gesetzt. Damit erscheint an den Q- Ausgängen dieser Flipflops 1 und 11 jeweils eine logische »1«, die auf den Eingang des N AN D-Gatters 21 übertragen wird, so daß an dessem Ausgang der Nullpegel erscheint und daraufhin am Ausgang des NAND-Gatters 20 der Pegel logisch »1« auftritt Durch das Setzen des ersten D-Flipflops der ersten Schieberegisterkette ändert sich der Pegel am Ausgang des NAND-Gatters 18, und es erscheint dort ein Pegel mit dem Wert logisch »1«. Dabei war angenommen worden, daß das /-K-Flipflop 11 eine ungerade Anzahl von Impulsen gezählt hatte, also der letzte Impuls vor der Nullserie das /K-Fhpflop 11 so gestellt hatte, daß an dessen Ausgang Q der Pegel logisch »Null« auftrat Dieses Eregebnis war mit der nächsten Taktflanke in das D-Flipflop 12 eingeschrieben worden und Wieg dort gespeichert Am Ausgang Q des D-Flipflops 12 trat deshalb zum Zeitpunkt des Setzens der Flipflops 1 und 11 der Pegel logisch »Null« auf. Der Ausgang des D-Flipflops 12 ist mit einem Eingang des NAND-Gatters 22 und der Ausgang dieses NAND-Gatters 22 ist mit einem weiteren Eingang des NAND-Gatters 19 sowie mit den Setzeingängen Jder D-Flipflops 4 und 9 verbunden. Da am Ausgang Q des D-Flipflops 12 der Pegel logisch »Null« auftrat, hat der Ausgang des NAND-Gatters 21 einen Pegel mit dem Wert logisch »1« und die Flipflops 4 und 9 werden nicht gesetzt. Im angenommenen Beispiel wurde also nur in er ersten Schieberegisterkette ein Impuls gesetzt. Da dieser Impuls von dem an den Ausgang der zweiten Schieberegisterkette angeschlossenen J-K- Flipflops 10 nicht gezählt wird, erscheint der eingesetzte Impuls an demjenigen Ausgang III und IV, an dem der letzte PCM-Impuls aufgetreten ist.

Wird nun angenommen, das bis zum nächsten Auftreten einer Serie von 4 Hullwerten eine gerade Anzahl von Impulsen von dem J-K- Flipflop 11 gezählt wird, so liegt dessen Ausgang Q beim Eintreffen der Null-Serie auf den Pegel logisch »1«. Nachdem die vier Nullwerte in die beiden Schieberegister eingeschrieben sind, liegt der Ausgang Q des D-Flipflops 12 auf dem Pegel logisch .»1«. Mit den Ausgängen Q der beiden D-Flipflops 4 und 9 sind die Eingänge eines weiteren NAND-Gatters 23 verbunden. Nach dem Einschreiben der vier Nullwerte liegen die Ausgänge der NAND-Gatter 21 und 23 auf dem Wert logisch »1«, der Ausgang des NAND-Gatters 18 liegt auf dem Wert logisch »Null«. Damit erscheint am Ausgang des NAND-Gatters 19 der Wert logisch »1« und die Ausgänge der NAND-Gatter 20 und 22 liegen auf dem Wert logisch »Null«. Dadurch werden einerseits die Eingänge des NAND-Gatters 19 gesperrt, andererseits werden die Setz-Eingänge 5der Flipflops 1.4,9 und 11 gesetzt. Der Eingang des NAND-Gatters 19 wird freigegeben, sobald die beiden Flipflops 1 und 11 über das NAND-Gatter 21 und die Flipflops 4 und 9 über das NAND-Gatter 23 die Durchführung des Setzbefehles quittiert haben.

In der ersten Schieberegisterkette sind damit die Flipflops 1 bis 4 und in der zweiten Schieberegisterkette das Flipflop 9 gesetzt worden. Das daran angeschlossene J-K-Flipflop 10 setzt den in dem D-Flipflop 9 eingesetzten Impuls wie einen Eingangsimpuls, so daß der im Flipflop 4 eingesetzte Impuls als sogenannter ß-lmpuls an demjenigen Ausgang 111 oder IV auftritt, an dem der vorletzte PCM-Impuls aufgetreten ist. Demgegenüber wird der in den D-Flipflops 1 eingesetzte Impuls nicht vom /-K-Flipflop 10 gezählt, so daß dieser Impuls als sogenannter V-lmpuIs am gleichen Ausgang wie der eingesetzte B-Impuls erscheint. Wird bei dieser Schaltung der Sperreingang Xa auf den Wert logisch »Null« gesetzt so wird das NAND-Gatter 18 gesperrt, und es werden keine Impulse eingesetzt und an den Ausgängen abgegeben.

In der Fig.2 ist der HDB3-Decodierer dargestellt, der die Empfangsseite des erfindungsgemäßen H DBS-Codierer bildet Diesem HDB3-Decodierer ist ein Impulsregenerator vorgeschaltet Nach der Regeneration werden die ankommenden Leitungsimpulse in eine erste Impulsfolge, die aus den positiven Leitungsimpulsen besteht und in eine zweite Impulsfolge, die aus den negativen Leitungsimpulsen besteht getrennt und die erste Impulsfolge dem Eingang V und die zweite Impulsfolge dem Eingang VI des HDB3-Decodierers zugeführt, gleichzeitig wird dem HDB3-Decodierer ein Taktpuls zugeführt dessen positive Flanken zeitlich mit den Bitanfängen übereinstimmen. Der Decoder ist analog dem Codierer aufgebaut und besteht aus einer ersten Schieberegisterkette aus den D-Flipflops 30... 34 und einer zweiten, zur ersten parallel

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ίο

geschalteten Schieberegisterkette mit den D- Flipflops 35...39 sowie aus einem, beide Ketten und die Anschlüsse verbindenden Gatternetzwerk mit den beiden NAND-Gattern 40, 42 und den drei Exklusiv-ODER-Gattern 4t, 43,44 sowie einem Inverter, der an den Eingang VII angeschlossen ist und den Taktpuls invertiert um dessen positive Flanken in die Bitmitten zu verschieben.

Der Decodiereingang V ist mit dem D- Eingang des ersten D-Flipflops 30 der ersten Schieberegisterkette verbunden, so daß die ankommenden positiven Leitungsimpulse in die erste Schieberegisterkette eingeschrieben werden. Analog ist der Anschluß VI mit dem D-Eingang des ersten D-Flipflops 35 der zweiten Schieberegisterkette verbunden, so daß die ankommenden negativen Leitungsimpulse in die zweite Schieberegisterkette eingeschrieben werden.

Im H DB3-Decodierer sollen die in der Sendeseite eingesetzte B- und V-Impulse wieder gelöscht werden. Dies kann in einfacher Weise gesch hen, sofern man den Inhalt beider Schieberegisterketten gleichzeitig überwacht. Dazu müssen die in der ersten Schieberegisterkette in den D-Flipflops 30 und eventuell 33 (ß-Impuls) eingeschriebenen Impulse gelöscht werden, wenn gleichzeitig in den D-Flipflops 31 und 32 der ersten Schieberegisterkette und den D-Flipflops 36, 37 und 38 der zweiten Schieberegisterkette eine Null eingeschrieben wurde und gleichzeitig entweder in das D-Flipflop 33 oder das D-Flipflop 34 der ersten Schieberegisterkette eine logische »1« eingeschrieben wurde. Analog müssen in der zweiten Schieberegisterkette die in dem D-Fhpflop 35 und eventuell im D-Flipflop 38 eingeschriebenen Impulse gelöscht werden, falls gleichzeitig in den D-Flipflops 31,32 und 33 der ersten Schieberegisterkette und den D-Flipflops 36 und 37 der zweiten Schieberegisterkette eine Null eingeschrieben ist und gleichzeitig entweder im D-Flipflop 38 odeT im D-Flipflop 39 der zweiten Schieberegisterkette eine logische »1« eingeschrieben ist. Dies geschieht dadurch, daß die Rückstelleingänge R der D-Flipflops 30 und 33 mit dem Ausgang des NAND-Gatters 40 verbunden sind.

Das NAND-Gatter 40 weist acht Eingänge auf, von denen der erste Eingang mit dem Ausgang Q des D-Flipflops 30 und die nächsten fünf Eingänge mit je einem invertierenden Ausgang ζί der D-Flipflops31,32, 36,3"/ und 38 verbunden sind. Der siebente Eingang des NAND-Gatters 40 ist mit dem Ausgang des Exklusiv-ODER-Gatters41 verbunden, dessen erster Eingang mit dem invertierenden Ausgang Q des D-Flipflops 33 und dessen zweiter Eingang mit dem invertierenden Ausgang φ des D-Flipflops 34 verbunden ist. In entsprechender Weise sind die Rückstelleingänge 77 der D-Flipflops 35 und 38 mit dem Ausgang des NAND-Gatters 42 verbunden, dessen erster Eingang mit dem Ausgang (?des ersten Flipflops 35 der zweiten Schieberegisterkette und dessen nächste fünf Eingänge mit den invertierenden Ausgängen (Jder D-Flipflops 31, 32,33,36 und 37 verbunden sind. Der siebente Eingang des NAND-Gatters 42 ist mit dem Ausgang des Exklusiv-ODER-Gatters 43 verbunden, dessen erster Eingang mit dem invertierenden Ausgang T$ des D-Flipflops 38 und dessen zweiter Eingang mit dem invertierenden Ausgang φ des D-Flipflops 39 verbunden ist.

Die achten Eingänge der beiden NAND-Gatter 40 und 42 sind miteinander und mit dem Sperreingang Xb verbunden. Liegt dieser Sperreingang auf dem Wert logisch »Null«, so werden im HDB3-Decoder keine Impulse gelöscht und so das eingangs beschriebenen Meldesignal übertragen.

Zur Wiederherstellung der binären Impulsfolge sind die Ausgänge Q der beiden D-Flipflops 34 und 39, die die Ausgänge der beiden Schieberegisterketten darstellen, mit jeweils einem Eingang des Exklusiv-ODF,R-Gatters 44 verbunden, dessen Ausgang mit dem Ausgang VIII des HDB3-Decodierers verbunden ist Weiterhin ist ein zusätzlicher Taktausgang IX vorgesehen, der einen Taktpuis abgibt, dessen positive Flanken mit den Bitanfängen übereinstimmen.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. HDB3-Codec mit einem sendeseitigen Codierer und einem empfangsseitigen Decodierer, dadurch gekennzeichnet, daß der sendeseitige Codierer eine erste aus 5 D-Flipflops (1...5) bestehende Schieberegisterkette und eine zweite aus 4 D-Flipflops (6...9) bestehende Schieberegisterkette enthält, daß die D-Eingänge des jeweils ersten D-Flipflops (1, 6) der beiden Schieberegisterketten miteinander und mit dem Eingang I für das binäre PCM-Signa! verbunden sind, daß die auslösenden Eingänge der D-Flipflops (1...9) der beiden Schieberegisterketten miteinander und über einen Inverter (24) mit dem Eingang II für des Taktsignal verbunden sind, daß der Ausgang (Q) des letzten Flipflops (5) der ersten Schieberegisterkette mit dem /-Eingang von zwei J-K-Flipflops (14, 15) verbunden ist, deren auslösende Eingänge miteinander und mit dem Eingang Il für das Takstsignal verbunden sind und deren invertierende Ausgänge (Q) jeweils mit einem Eingang eines ersten beziehungsweise zweiten NAND-Gatters (16,17) und über dieses mit dem Rücksetzeingang (R) des j weiligen /-/C-Flipflops (14, 15) verbunden sind, daß die Ausgänge (Q)der beiden /-AC-Flipflops (14, 15) zusammen den Ausgang für das in den HDB3-Code umgeformte Signal bilden, wobei der Ausgang (Q)des ersten /-/C-Flipflops (14) mit dem ersten Ausgang (111) verbunden ist und die positiven Impulse des HDB3-Signals abgibt und der Ausgang (Q)des zweiten J-K-Flipflops (14) mit dem zweiten Ausgang (IV) verbunden ist und die negativen Impulse des HDB3-Signals abgibt, daß ein drittes NAND-Gatter (18) mit 5 Eingängen vorgesehen ist, und dessen erster Eingang mit dem invertierenden Ausgang (Q) des ersten D-Flipflops der ersten Schieberegisterkette und in entsprechender Weise der zweite, dritte und vierte Eingang mit den invertierenden Ausgängen (Q) des zweiten, dritten und vierten D-Flipflops und der fünfte Eingang des NAND-Gatters (18) mit einem Eingang (Xa) für ein Sperrsignal verbunden ist. daß der Ausgang dieses NAND-Gatters mit dem mittleren von drei Eingängen eines vierten NAND-Gatters (19) verbunden ist, dessen Ausgang sowohl mit dem ersten von drei Eingängen eines fünften NAND-Gatters (22) als auch mit dem ersten von zwei Eingängen eines sechsten NAND-Gatters (20) verbunden ist, daß der erste Eingang des vierten NAND-Gatters (19) mit dem Ausgang des sechsten NAND-Gatters (20) und der dritte Eingang des vierten NAND-Gatters (19) mit dem Ausgang des fünften NAND-Gatters (22) verbunden ist, daß der Ausgang des fünften NAND-Gatters (22) mit den Setzeingängen (S) der beiden, jeweils die vierte Stufe bildenden D-Flipflops (4, 9) der beiden Schieberegisterketten verbunden ist, daß der Ausgang des sechsten NAND-Gatters (20) sowohl mit dem Setzeingang (S) des ersten D-Flipflops (1) der ^o ersten Schieberegisterkette und eines dritten /-/C-Flipflops (11) verbunden ist, daß der zweite Eingang des sechsten NAND-Gatters (20) mit dem Ausgang eines siebenten NAND-Gatters (21) verbunden ist, dessen erster Eingang mit dem Ausgang (Q) des ersten D-Flipflops (1) der ersten Schieberegisterkette und dessen zweiter Eingang mit dem Ausgang (Q) des dritten /-Av'-Flipflops (11) verbunden ist, dessen Ausgang (Q) außerdem mit dem D-Eingang eines zehnten D-Flipflops (12) verbunden ist, daß der auslösende Eingang dieses D-Flipflops (12) mit dem auslösenden Eingang des dritten /-K-Flipflops (11) und mit dem Eingang (II) für den Takt verbunden ist, daß die Eingänge /und K des dritten /K-Flipflops (11) miteinander und mit dem Ausgang (Q) des ersten D-Flipflops (6) der zweiten Schieberegisterkette verbunden ist, daß der Ausgang (Q) des zehnten D-Flipflops (12) mit dem zweiten Eingang des fünften NAND-Gatters (22) verbunden ist, daß der dritte Eingang des fünften NAND-Gatters (22) mit dem Ausgang eines achten NAND-Gatters (23) verbunden ist, dessen erster Eingang mit dem Ausgang (Q) des vierten D-Flipflops (4) der ersten Schieberegisterkette und dessen zweiter Eingang mit dem Ausgang (Q) des vierten D-Flipflops (9) der zweiten Schieberegisterkette verbunden ist und an dessen Ausgang gleichzeitig der /- und der AC- Eingang eines vierten /-/C-Flipflops (10) angeschlossen ist.dessen auslösender Eingang mit dem Eingang (II) für den Takt verbunden ist und dessen Ausgang (Q) mit dem D-Eingang eines elften D-Flip^flops (13) verbunden ist, daß der Ausgang ((^dieses D-Flipflops (13) mit dem zweiten Eingang des ersten NAND-Gatters (16) und der invertierende Ausgang (ζ)) des elften D-Flipflops (13) mit dem zweiten Eingang des zweiten NAND-Gatters (17) und der auslösende Eingang des elften D-Flipflops (13) mit dem Eingang (II) für das Taktsignal verbunden ist.

2. HDB3-Codec mit einem sendeseitigen Codierer und einem empfangsseitigen Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß der Decodierer eine dritte und eine vierte parallel geschaltete Schieberegisterkette mit jeweils fünf D-Flipflops (30 ... 34,35 ... 39), zwei NAND-Gatter (40, 42) mit jeweils acht Eingängen drei Exklusiv-ODER-Gatter (41, 43, 44) und außerdem eine lnverterstufe (45) enthält, an deren Ausgang d.c auslösenden Eingänge der einzelnen D Flipflops der beiden Schieberegisterketten angeschlossen sind. daß die Verbindungen zwischen dem zehnten NAND-Gatter (42) und den zugeordneten Decodiererteilen symmetrisch zu den Verbindungen zwischen dem neunten NAND-Gatter (40) und den zugeordneten Decodiererteilen angeordnet sind, wobei das neunte NAND-Gatter (40) der dritten Schieberegisterkette und das zehnte NAND-Gatter (42) der vierten Schieberegisterkette zugeordnet ist und der erste Eingang des neunten NAND-Gatters (40) mit dem Ausgang (X^des ersten D-Flipflops (30) der dritten Schieberegisterkette verbunden ist, der zweite Eingang dieses NAND-Gatters mit den invertierenden Ausgang (Q)des zweiten D-Flipflops (31) und der dritte Eingang mit den invertierenden Ausgang (Q)des dritten D-Flipflops (32) der dritten Schieberegisterkette verbunden ist, daß der vierte Eingang des neunten NAND-Gatters (40) mit dem zweiten Eingang des zehnten NAND-Gatters (42) und der fünfte Eingang des NAND-Gatters (40) mit dem dritten Eingang des NAND-Gatters (42) verbunden sind, daß der sechste Eingang des neunten NAND-Gatters (40) mit dem invertierenden Ausgang (Q) des vierten D-Flipflops (38) der vierten Schieberegisterkette und der siebente Eingang mit dem Ausgang des ersten Exklusiv-ODER-Gatters (41) verbunden ist, daß der achte

Eingang des neunten NAN D-Gatters (40) mit dem Eingang (Xb) für das Sperrsignal verbunden ist und daß die Eingänge des zehnten NAN D-Gatters (42) in entsprechender Weise angeschlossen sind, daß der erste Eingang des ersten ExUusiv-ODER-Gatters S (41) mit dem invertierenden Ausgang (Q) des vierten D-Flipflops (33) der dritten Schieberegisterkette und der zweite Eingang des ersten Exklusiv-ODERjGatters (41) mit dem invertierenden Ausgang (Q) des fünften D-Flipflops der dritten Schieberegisterkette io verbunden ist, daß der erste Eingang des zweiten Exklusiv-ODER-Gatters (43) mit dem invertierenden Ausgang (Q) des vierten D-Flipflops (38) der vierten Schieberegisterkette und der zweite Eingang des Exklusiv-ODER-Gatters (43) mit dem invertie- 15 renden Ausgang (Q) des fünften D-Flipflops (39) der vierten Schieberegisterkette verbunden ist, daß der Ausgang fCy des fünften D-Flipflops (34) der dritten Schieberegisterkette an den ersten Eingang des dritten Exklusiv-ODER-Gatters (44) angeschlossen 20 ist und dessen zweiter Eingang mit dem Ausgang (Q) des fünften D-Flipflops (39) der vierten Schieberegisterkette verbunden ist und der Ausgang des dritten Exklusiv-ODER-Gatiers (44) mit dem Ausgang (VIII) für das binäre PCM-Signal verbunden ist, der *; den Ausgang des H DB3-Codec darstellt.

3. HDB3-Codec nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Anordnung in integrierter Technik aufgebaut ist.

Die Erfindung betrifft einen HDB3-Codec für Umwandlungen zwischen im binären und im HDB3-Code auftretenden PCM-Signalen mit einer Senderseite für die Umwandlung des binären PCM-Signals in ein Signal im HDB3-Code und einer Empfangsseite für die entsprechende Rückumwandlung. Bei dem bisher für die PCM-Übertragung häufig verwendeten AMI-Code können bei der Sprach- und insbesondere bei der Datenübertragung gelegentlich Folgen von mehreren Nullen auftreten, die zu einem Ausfall der für die Steuerung der Zwischenregeneratoren notwendigen Taktinforrr.ation führen. Entsprechend den in der Zeitschrift »Der Fernmeldeingenieur«, Heft 12 vom 15.12.1973, im letzten Absatz auf Seite 8 und im ersten und zweiten Absatz auf Seite 9 dargestellten Überlegungen empfiehlt sich in solchen Fällen die Anwendung des sogenannten HDB3-Codes. Der HDB3 Code verhindert das Auftreten von unmittelbar aufeinanderfolgenden Nullen, indem entsprechend dem Codegesetz an Stelle jeder vierten Null einer Impulsfolge ein Impuls (V) eingesetzt wird, der die Bipolaritätsregel verletzt. Damit bei dieser Umcodierung im Übertragungssignal kein Gleichstromanteil auftritt, wird zusätzlich die erste Null eines Blockes von vier aufeinanderfolgenden Nullen durch einen die Bipolaritätsregel erfüllenden Impuls (B) ersetzt, sofern die Anzahl der Signalimpulse zwischen zwei zusätzlich eingesetzten Verletzungsimpulsen V geradzahlig ist. Eine Folge von vier Nullen wird also stets durch eines der beiden Codeworte 000 Voder ÖOO V

ersetzt. Beim zweiten Codewort hat der V-Impuls stets die gleiche Polarität wie der ß-Impuls. Auf diese Weise wird erreicht, daß die Folge aller übertragenen V-lmpulse in sich wieder eine streng bipolare Folge darstellt Empfangssekig werden die eingesetzten Codewörter wieder gelöscht

In dem Patent 22 54 259 wird ein Verfahren zum Weitenneiden des Übertragungsausfalles wenigstens eines getrennt überwachten, zwischen zwei Hauptstellen angeordneten ersten Streckenabschnittes einer mit Pulscodemodulation betriebenen Nachrichtenübertragungsstrecke über einen in Übertragungsrichtung nachfolgenden, zwischen zwei Hauptstellen angeordneten Streckenabschnitt der mit Regeneratoren versehene Zwischenstellen enthalten kann, beschrieben. Das Meldesignal kann dabei aus einzelnen, sich periodisch wiederholenden Bits in der Form