DE3153249C2 - Phase discriminator arrangement - Google Patents

Phase discriminator arrangement

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DE3153249C2
DE3153249C2 DE19813153249 DE3153249A DE3153249C2 DE 3153249 C2 DE3153249 C2 DE 3153249C2 DE 19813153249 DE19813153249 DE 19813153249 DE 3153249 A DE3153249 A DE 3153249A DE 3153249 C2 DE3153249 C2 DE 3153249C2
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delay flip
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Ernst-Ulrich Dipl.-Ing. 7151 Allmersbach De Scheuing
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Robert Bosch GmbH
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ANT Nachrichtentechnik GmbH
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    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • GPHYSICS
    • G01MEASURING; TESTING
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Abstract

The invention relates to a phase discriminator arrangement for generating a control voltage depending on the phase difference between a line pulse and a clock pulse, in a regenerative repeater of a pulse code modulation multiplex transmission system, the line pulse being a line signal formed in accordance with a ternary code and exhibiting pulses of a first polarity and pulses of a second polarity. The arrangement consists of two phase discriminators, one for the pulses of the first polarity and one for the pulses of the second polarity. Each phase discriminator is constructed in such a manner that it operates correctly even when the length of the pulses and interpulse spaces of the line pulse is an integral multiple of the period of the clock pulse. This also results in correct operation with relatively long sequences of "ones".

Description

Die Erfindung betrifft eine Phasendiskriminatoranordnung gemäß den Oberbegriffen der Ansprüche 1 bzw. 2.The invention relates to a phase discriminator arrangement according to the preambles of claims 1 and 2, respectively.

In die Übertragungswege von Pulscodemodulations-Multiplex- Übertragungssysteme sind Zwischenregeneratoren eingefügt, die das Leitungssignal regenerieren. Dazu wird ein Taktpuls benötigt, dessen Flanken zu den Flanken des Leistungssignales eine bestimmte Phasenlage aufweisen. Es ist aus der Zeitschrift ′′Technische Mitteilungen AEG-TELEFUNKEN, Beiheft Neue Entwicklungen auf dem Gebiet der PCM-Technik, Berlin 1974′′, Seite 17 und 18 bekannt, diesen Taktpuls in einem örtlichen spannungsgesteuerten Oszillator zu erzeugen, dessen Frequenz mit einer über einen Phasendiskriminator aus dem Leitungssignal gewonnenen Regelspannung gesteuert wird. Das Leitungssignal ist nach einem ternären Code gebildet, d. h. es weist positive und negative Impulse auf. Es wird ein Summensignal gewonnen und dieses einem einzigen Phasendiskriminator zugeführt. Dieses Prinzip arbeitet nur richtig, wenn die Impulse und Pausen des Leitungssignales bzw. des daraus gewonnenen Leitungspulses nicht kürzer sind als das 0,6-fache und nicht länger sind als das 1,4-fache der Länge einer Periode des Taktpulses. Ferner versagt es bei längeren ′′Einsen′′-Folgen.In the transmission paths of pulse code modulation multiplex Transmission systems are inserted intermediate regenerators, that regenerate the line signal. This is a clock pulse needed, its edges to the edges of the power signal have a certain phase position. It is from the Magazine ′ ′ Technical communications AEG-TELEFUNKEN, supplement New developments in the field of PCM technology, Berlin 1974 '', page 17 and 18 known, this clock pulse in to generate a local voltage controlled oscillator whose frequency with a through a phase discriminator Controlled voltage obtained from the line signal controlled becomes. The line signal is after a ternary code formed, d. H. it has positive and negative impulses. A sum signal is obtained and this one Phase discriminator fed. This principle only works correct if the impulses and pauses of the line signal or the line pulse obtained therefrom are not shorter than 0.6 times and not longer than 1.4 times the length of a period of the clock pulse. It also fails with longer ′ ′ ones ′ ′ - consequences.

Der Erfindung liegt die Aufgabe zugrunde, eine Phasendiskriminatoranordnung der eingangs genannten Art so weiterzubilden, daß die Nennwerte der Impuls- und Pausenlängen des Leitungspulses ganzzahlige Vielfache der Periodendauer des Taktpulses betragen können, wobei Impulse und Pausen mit unterschiedlichen ganzzahligen Vielfachen in beliebiger Reihenfolge auftreten können. Die tatsächlichen Impulse- und Pausenlängen können um das bis zu 0,4-fache der Periodendauer des Taktimpulses von ihren Nennwerten abweichen. Ferner soll bei beliebig langen ′′Einsen′′-Folgen ein richtiges Arbeiten gewährleistet sein.The invention has for its object a phase discriminator arrangement of the type mentioned at the beginning, that the nominal values of the pulse and pause lengths of the Line pulse integer multiples of the period of the Clock pulses can be, with pulses and pauses with different integer multiples in any Order can occur. The actual impulses and Break lengths can be up to 0.4 times the period  of the clock pulse differ from their nominal values. Further should be correct with any length '' ones '' - sequences Work must be guaranteed.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruches 1 bzw. 2 gelöst.This task is characterized by the characteristics of the Claim 1 and 2 solved.

Durch die Weiterbildung nach dem Anspruch 3 wird eine Verminderung der Leistungsaufnahme erzielt.The training according to claim 3 is a reduction the power consumption achieved.

Die Erfindung wird nachstehend anhand der in den Fig. 1 bis 11 dargestellten Ausführungsbeispielen erläutert.The invention is explained below with reference to the exemplary embodiments shown in FIGS. 1 to 11.

In der Fig. 1 ist eine Phasendiskriminatoranordnung entsprechend dem Patentanspruch 1 dargestellt, dessen Funktionen anhand der Fig. 2 bis 5 erläutert werden. Die Fig. 6 zeigt eine Phasendiskriminatoranordnung entsprechend dem Patentanspruch 2. In der Fig. 7 ist eine Phasendiskriminatoranordnung nach dem Anspruch 1 gezeigt, die nach dem Anspruch 3 weitergebildet wurde und dessen Funktionen anhand der Fig. 8 bis 10 erläutert werden. Die Fig. 11 bezieht sich auf eine Phasendiskriminatoranordnung nach dem Anspruch 2, die nach dem Anspruch 3 weitergebildet wurde.In Fig. 1 a Phasendiskriminatoranordnung is prepared according to the patent claim 1, whose functions will be explained with reference to FIGS. 2 to 5. FIG. 6 shows a phase discriminator arrangement according to claim 2. FIG. 7 shows a phase discriminator arrangement according to claim 1, which was further developed according to claim 3 and whose functions are explained with reference to FIGS. 8 to 10. The Fig. 11 refers to a Phasendiskriminatoranordnung according to claim 2, which was further formed according to the claim 3.

Es bedeuten in der Fig. 1:It mean in Fig. 1:

Erster Phasendiskriminator:First phase discriminator:

E= LeitungspulseingangFF 1, FF 2= Ersten bzw. zweites Delay-Flipflop mit dem Dateneingang D 1 bzw. D 2, dem Takteingang C 1 bzw. C 2 und dem nicht invertierenden Ausgang Q 1 bzw. Q 2,1, 2= Erstes bzw. zweites Exklusiv-Oder-Gatter,S 1, S 2= Erste bzw. zweite Konstantstromquelle, E = line pulse input FF 1 , FF 2 = first or second delay flip-flop with data input D 1 or D 2 , clock input C 1 or C 2 and non-inverting output Q 1 or Q 2 , 1, 2 = First or second exclusive-OR gate, S 1 , S 2 = first or second constant current source,

Zweiter Phasendiskriminator:Second phase discriminator:

E 1= LeitungspulseingangFF 11, FF 12= Erstes bzw. zweites Delay-Flipflop mit dem Dateneingang D 11 bzw. D 12, dem Takteingang C 11 bzw. C 12 und dem nicht invertierenden Ausgang Q 11 bzw. Q 12,11, 12= Erstes bzw. zweites Exklusiv-Oder-Gatter,S 11, S 12= Erste bzw. zweite Konstantstromquelle, E 1 = line pulse input FF 11 , FF 12 = first or second delay flip-flop with data input D 11 or D 12 , clock input C 11 or C 12 and non-inverting output Q 11 or Q 12 , 11, 12 = First or second exclusive-OR gate, S 11 , S 12 = first or second constant current source,

beiden Phasendiskriminatoren gemeinsam:common to both phase discriminators:

T = Taktpulseingang, C = Kondensator, A = Regelspannungsausgang. T = clock pulse input, C = capacitor, A = control voltage output.

In hier nicht dargestellter Weise wird aus den positiven Impulsen des Leitungssignales ein Leitungspuls gewonnen, der dem Leitungspulseingang E zugeführt wird. Ebenso wird aus den negativen Impulsen des Leitungssignales ein weiterer Leitungspuls gewonnen, der durch einen dem zweiten Phasendiskriminator vorgeschalteten, nicht gezeichneten Umsetzer so umgeformt wird, daß am Leitungspulseingang E 1 ebenfalls positive Impulse erscheinen. Mit der am Regelspannnungsausgang A erscheinende Regelspannung wird die Frequenz des örtlichen spannungsgesteuerten Oszillators gesteuert, dessen Ausgangssignal dem Taktpulseingang T zugeführt wird.In a manner not shown here, a line pulse is obtained from the positive pulses of the line signal and is supplied to the line pulse input E. Likewise, a further line pulse is obtained from the negative pulses of the line signal, which line is converted by a converter (not shown) connected upstream of the second phase discriminator so that positive pulses also appear at line pulse input E 1 . With the control voltage appearing at the control voltage output A , the frequency of the local voltage-controlled oscillator is controlled, the output signal of which is supplied to the clock pulse input T.

Die Delay-Flipflops sowie die Exklusiv-Oder-Gatter werden mit gegenüber dem Bezugspotential (Masse) positiver Bestriebsspannung betrieben. Dementsprechend bedeutet positive Spannung auf Signalleitungen ja-Signal bzw. Impuls.The delay flip-flops as well as the exclusive-OR gates with positive operating voltage compared to the reference potential (ground) operated. Accordingly, positive means Voltage on signal lines yes signal or pulse.

Ein Delay-Flipflop übernimmt im Augenblick einer positiven Taktflanke den in diesem Augenblick an seinem Dateneingang liegenden Zustand. Ein Exklusiv-Oder-Gatter gibt an seinem Ausgang ein ja-Signal ab, wenn an seinen beiden Eingängen unterschiedliche logische Signale anliegen. A delay flip-flop takes over a positive one right now Clock edge at that moment at its data input lying state. An exclusive-OR gate gives a yes signal at its output if at both of them Different logic signals are present at the inputs.  

Die Eingänge der Konstantstromquellen S 1, S 2, S 11 und S 12 sind mit den Ausgängen der Exklusiv-Oder-Gatter 1, 2, 11 bzw. 12 verbunden. Sie geben an ihren Ausgängen nur dann einen konstanten Strom I₁, I₂, I₁₁ bzw. I₁₂ ab, wenn an ihren Eingängen logische ja-Signale liegen. Liegen an den Eingängen logische nein-Signale an, weisen die Ausgänge sehr hohe Widerstandswerte auf.The inputs of the constant current sources S 1 , S 2 , S 11 and S 12 are connected to the outputs of the exclusive-OR gates 1, 2, 11 and 12 , respectively. They only give a constant current I ₁, I ₂, I ₁₁ or I ₁₂ at their outputs if there are logical yes signals at their inputs. If there are logical no signals at the inputs, the outputs have very high resistance values.

Der Strom I₁ bzw. I₁₁ wird von einer gegenüber dem Bezugspotential positiven Spannung getrieben, den Strom I₂ bzw. I₁₂ liefert eine Spannungsquelle mit negativer Spannung. Ausgenommen, der Kondensator C sei zunächst negativ aufgeladen, d. h. der Regelspannungsausgang A führt negatives Potential gegenüber dem Bezugspotential, so wird der Kondensator C durch den Strom I₁ bzw. I₁₁ zunächst entladen und dann positiv aufgeladen. Durch einen Strom I₂ bzw. I₁₂ wird der Kondensator, wenn er positiv aufgeladen ist, ebenfalls zunächst entladen und dann negativ aufgeladen. Liefert keine der Konstantstromquellen einen Strom, so behält der Kondensator seinen Ladungszustand bei, d. h. die Spannung am Regelspannungsausgang bleibt konstant, vorausgesetzt, die nachgeschaltete Einrichtung weist einen ausreichend hohen Eingangswiderstand auf.The current I ₁ or I ₁₁ is driven by a positive voltage relative to the reference potential, the current I ₂ or I ₁₂ provides a voltage source with a negative voltage. Except that the capacitor C is initially charged negatively, ie the control voltage output A has a negative potential with respect to the reference potential, the capacitor C is first discharged by the current I ₁ or I ₁₁ and then charged positively. Through a current I ₂ or I ₁₂, the capacitor, if it is positively charged, is also initially discharged and then charged negatively. If none of the constant current sources supplies a current, the capacitor maintains its charge state, ie the voltage at the control voltage output remains constant, provided the downstream device has a sufficiently high input resistance.

Die Funktion der Phasendiskriminatoranordnung wird anschließend anhand der Fig. 2 bis 5 erläutert, in denen die Zuordnung der einzelnen Kurvenzüge zu den Leitungen sowie Ein- und Ausgängen der Fig. 1 durch gleichlautende Bezeichnungen angegeben ist. Die mit a bzw. b bezeichneten Kurvenzüge beziehen sich auf die Ausgänge der Exklusiv- Oder-Gatter 1 bzw. 2, wobei a dem Exklusiv-Oder-Gatter 1 zugeordnet ist. In den Fig. 2 bis 5 sowie im folgenden Text ist nur der erste Phasendiskriminator beschrieben, die Ausführungen gelten aber sinngemäß auch für den zweiten Phasendiskriminator, da dieser dem ersten in Aufbau und Funktion gleicht.The function of the phase discriminator arrangement is then explained on the basis of FIGS. 2 to 5, in which the assignment of the individual curves to the lines and inputs and outputs of FIG. 1 is indicated by identical names. The curves designated a and b relate to the outputs of the exclusive-OR gates 1 and 2 , respectively, with a being assigned to the exclusive-OR gate 1 . In FIGS. 2 to 5 and in the following text only the first phase discriminator is described, but the descriptions apply mutatis mutandis to the second phase discriminator, because this is like the first in design and function.

In der Fig. 2 ist bis zum Zeitpunkt t₁ der Fall des Leitungspulses (Kurvenzug E) genau so lang sind wie eine Periode des Taktpulses (Kurvenzug T) und daß die Flanken des Leitungspulses mit den negativen Flanken des Taktpulses zusammenfallen. Dadurch wird die Konstantstromquelle S 1 abwechselnd jeweils gleich lang wirksam und unwirksam gesteuert. Die Konstantstromquelle S 2 ist dauernd wirksam gesteuert. Da der von ihr gelieferte Strom I₂ halb so groß und in der Richtung umgekehrt wie der von der Konstantstromquelle S 1 gelieferte Strom I₁ ist, wird der Kondensator C abwechselnd positiv und negativ auf- und entladen. Die Regelspannung (Kurvenzug A) wechselt also um 0 Volt.In Fig. 2 is until the time t ₁ the case of the line pulse (curve E) are as long as a period of the clock pulse (curve T) and that the edges of the line pulse coincide with the negative edges of the clock pulse. As a result, the constant current source S 1 is alternately effective and ineffective for the same length. The constant current source S 2 is continuously controlled effectively. Since the current I ₂ supplied by it is half the size and reversed in the direction of the current I 1 supplied by the constant current source S 1 , the capacitor C is alternately charged and discharged positively and negatively. The control voltage (curve A) therefore changes by 0 volts.

Nach dem Zeitpunkt t₁ weist der Leitungspuls Impulse und Pausen auf, die etwas kürzer als eine Periode des Taktpulses sind. Dadurch werden die Zeitabschnitte, in denen der Kondensator in positiver Richtung geladen wird, immer größer, während die Entladezeiten immer kürzer werden. Dadurch nimmt die Regelspannung immer größere positive Werte an.After the time t ₁, the line pulse has pulses and pauses that are somewhat shorter than a period of the clock pulse. As a result, the time periods in which the capacitor is charged in the positive direction become longer and longer, while the discharge times become shorter and shorter. As a result, the control voltage assumes ever larger positive values.

Die Fig. 3 stimmt bis zum Zeitpunkt t₂ mit dem entsprechenden Teil der Fig. 2 überein. Nach dem Zeitpunkt t₂ besteht der Leitungspuls aus Impulsen und Pausen, die etwas länger sind als eine Periode des Taktpulses. Dadurch nimmt die Regelspannung immer größere negative Werte an. Fig. 3 agrees up to the time t ₂ with the corresponding part of FIG. 2. After the time t ₂, the line pulse consists of pulses and pauses that are slightly longer than a period of the clock pulse. As a result, the control voltage takes on ever larger negative values.

In der Fig. 4 sind die Vorgänge mit einem Leitungspuls dargestellt, der Impulse und Pausen mit genau der doppelten und dreifachen Länge einer Periode des Taktpulses aufweist. Bis zum Zeitpunkt t₃ treten Impulse und Pausen des Leitungspulses auf, die die gleiche Länge wie eine Periode des Taktpulses aufweisen, d. h., dieser Teil der Fig. 4 stimmt mit den entsprechenden Teilen der Fig. 2 bzw. 3 überein. Nach dem Zeitpunkt t₃ tritt zunächst eine Pause und ein Impuls mit je der doppelten Länge, später eine Pause und ein Impuls mit je der dreifachen Länge einer Periode des Taktpulses auf. Da vor dem Zeitpunkt t₃ die Lage der Flanken des Leitungspulses mit den negativen Flanken des Taktpulses übereinstimmt, fällt auch nach dem Zeitpunktt₃ jede Flanke des Leitungspulses mit einer negativen Flanke des Taktpulses zusammen.In FIG. 4, the operations are illustrated with a line pulse, the pulses and pauses with exactly the double and triple length having a period of the clock pulse. Up to the time t ₃ occur pulses and pauses in the line pulse, which have the same length as a period of the clock pulse, that is, this part of FIG. 4 corresponds to the corresponding parts of FIGS. 2 and 3. After the time t ₃ occurs first a pause and a pulse with twice the length, later a pause and a pulse with three times the length of a period of the clock pulse. Since the position of the edges of the line pulse coincides with the negative edges of the clock pulse before the time t ₃, each edge of the line pulse coincides with a negative edge of the clock pulse even after the time t ₃.

Im Gegensatz zu den Vorgängen in den Fig. 2 und 3 treten hier auch Zeitabschnitte auf, in denen keine der Konstantstromquellen oder die Konstantstromquelle S 1 alleine wirksam ist. Im ersten Fall, z. B. zwischen den Zeitpunkten t₄ und t₅, bleibt die Spannung am Kondensator C konstant, im zweiten Fall, z. B. zwischen den Zeitpunkten t₅ und t₆, ändert sie sich doppelt so schnell wie in dem Fall, in dem beide Konstantstromquellen wirksam sind. Da sich Zeitabschnitte mit Auf- bzw. Entladungen mit wechselnder Polarität, aber gleichen Spannungsbeträgen abwechseln, wechselt die Regelspannung um 0 Volt, wobei sich ein negativer Mittelwert ergibt.In contrast to the processes in FIGS. 2 and 3, periods of time also occur here in which none of the constant current sources or the constant current source S 1 is effective alone. In the first case, e.g. B. between the times t ₄ and t ₅, the voltage across the capacitor C remains constant, in the second case, for. B. between times t ₅ and t ₆, it changes twice as fast as in the case in which both constant current sources are effective. Since time periods alternate with charges and discharges with changing polarity but the same voltage amounts, the control voltage changes by 0 volts, which results in a negative mean value.

Die Fig. 5 unterscheidet sich von der Fig. 4 dadurch, daß die erste längere Pause des Leitungspulses (nach dem Zeitpunkt t₇) nicht genau sondern etwas weniger als doppelt so lang ist wie eine Periode des Taktpulses. Dadurch fallen alle nachfolgenden Flanken des Leitungspulses nicht mehr mit den zugehörigen negativen Flanken des Taktpulses zusammen. Dies bewirkt, daß der Kondensator stärker positiv als negativ geladen wird und der Mittelwert der Regelspannung immer größere positive Werte annimmt. Fig. 5 differs from Fig. 4 in that the first longer pause of the line pulse (after the time t ₇) is not exactly but a little less than twice as long as a period of the clock pulse. As a result, all subsequent edges of the line pulse no longer coincide with the associated negative edges of the clock pulse. This causes the capacitor to be charged more positively than negatively and the mean value of the control voltage takes on ever larger positive values.

Da nicht nur die Ausgänge der Konstantstromquellen des ersten Phasendiskriminators sondern auch die des zweiten Phasendiskriminators mit dem Kondensator C verbunden sind und in einem ternären Leitungssignal positive und negative Impulse abwechselnd auftreten, wird in nicht dargestellter Weise die Ladung bzw. Entladung des Kondensators auch von den negativen Impulsen beeinflußt. So werden die Impulse beider Polaritäten zur Gewinnung der Regelspannung ausgenutzt.Since not only the outputs of the constant current sources of the first phase discriminator but also those of the second phase discriminator are connected to the capacitor C and positive and negative pulses occur alternately in a ternary line signal, the charging or discharging of the capacitor also becomes negative in a manner not shown Impulses affected. In this way, the pulses of both polarities are used to obtain the control voltage.

Im Ausführungsbeispiel nach der Fig. 6 sind die Konstantstromquellen des Ausführungsbeispiels nach der Fig. 1 durch Reihenschaltungen aus Widerständen und Dioden ersetzt, wobei folgende Zuordnung besteht:In the exemplary embodiment according to FIG. 6, the constant current sources of the exemplary embodiment according to FIG. 1 are replaced by series connections made up of resistors and diodes, the following assignment existing:

erste Reihenschaltung R 1, GR 1erster Phasendiskriminator zweite Reihenschaltung R 2, GR 2erster Phasendiskriminator erste Reihenschaltung R 11, GR 11zweiter Phasendiskriminator zweite Reihenschaltung R 12, GR 12zweiter Phasendiskriminatorfirst series circuit R 1 , GR 1 first phase discriminator second series circuit R 2 , GR 2 first phase discriminator first series circuit R 11 , GR 11 second phase discriminator second series circuit R 12 , GR 12 second phase discriminator

Die Widerstände R 1 bzw. R 11 weisen gegenüber den Widerständen R 2 bzw. R 12 den halben Widerstandswert auf.The resistors R 1 and R 11 have half the resistance value compared to the resistors R 2 and R 12 .

Da die Delay-Flipflops und die Exklusiv-Oder-Gatter mit gegenüber dem Bezugspotential (Masse) positiver Spannung betrieben werden, wird bei einem logischen ja-Signal am Ausgang des Exklusiv-Oder-Gatters 1 bzw. 11 der Kondensator C über die Diode GR 1 bzw. GR 11 und den Widerstand R 1 bzw. R 11 geladen. Bei einem logischen nein-Signal am Ausgang des Exklusiv-Oder-Gatters 2 bzw. 12 wird der Kondensator C über die Diode GR 2 bzw. GR 12 und den Widerstand R 2 bzw. R 12 entladen.Since the delay flip-flops and the exclusive-OR gates are operated with a voltage which is positive with respect to the reference potential (ground), the capacitor C is switched via the diode GR in the event of a logical yes signal at the output of the exclusive-OR gate 1 or 11 1 or GR 11 and the resistor R 1 or R 11 loaded. In the event of a logical no signal at the output of the exclusive-OR gate 2 or 12 , the capacitor C is discharged via the diode GR 2 or GR 12 and the resistor R 2 or R 12 .

Logisches ja-Signal am Ausgang des Exklusiv-Oder-Gatters 1 bzw. 11 entspricht also dem Zustand der wirksam geschalteten Konstantstromquelle S 1 bzw. S 11 der Fig. 1. Dagegen entspricht dem Zustand der wirksam geschalteten Konstantstromquelle S 2 bzw. S 12 einem nein-Signal am Ausgang des Exklusiv- Oder-Gatters 2 bzw. 12 der Fig. 6, was durch Verbindung seines zweiten Eingangs mit dem invertierenden Ausgang bzw. (anstelle des nicht invertierenden Ausganges Q 2 bzw. Q 12 der Fig. 1) des zweiten Delay-Flipflops erreicht wird.Logical yes signal at the output of the exclusive-OR gate 1 or 11 thus corresponds to the state of the activated constant current source S 1 or S 11 in FIG. 1. In contrast, the state of the activated constant current source S 2 or S 12 corresponds to one no signal at the output of the exclusive-OR gate 2 or 12 of FIG. 6, which by connecting its second input to the inverting output or (instead of the non-inverting output Q 2 or Q 12 of FIG. 1) of second delay flip-flops is reached.

Unter Berücksichtigung der vorgenannten Abweichungen können die Fig. 2 bis 5 auch zur Erläuterung der Funktion einer Phasendiskriminatoranordnung nach der Fig. 6 benutzt werden. Dabei ist noch zu beachten, daß bei Übereinstimmung der Phasenlage (vor den Zeitpunkten t₁, t₂ bzw. t₇ der Fig. 2, 3 bzw. 5) die Regelspannung um einen Wert schwankt, der der halben Betriebsspannung entspricht.Taking into account the aforementioned deviations, FIGS. 2 to 5 can also be used to explain the function of a phase discriminator arrangement according to FIG. 6. It should also be noted that if the phase relationship coincides (before the times t ₁, t ₂ and t ₇ of Fig. 2, 3 and 5), the control voltage fluctuates by a value which corresponds to half the operating voltage.

Bei den Phasendiskriminatoren nach den Fig. 1 und 6 müssen beide Delay-Flipflops Signallaufzeiten aufweisen, die gegenüber der Taktpulsperiode vernachlässigbar kurz sind. Kurze Signallaufzeiten sind aber mit hoher Leistungsaufnahme verbunden, so daß ein bei hoher Taktpulsfrequenz anwendbarer Phasendiskriminator eine hohe Leistungsaufnahme aufweist. Die Weiterbildung nach dem Patentanspruch 3 bezweckt eine Verringerung der Leistungsaufnahme.In the phase discriminators according to FIGS. 1 and 6, both delay flip-flops must have signal propagation times which are negligibly short compared to the clock pulse period. Short signal propagation times are associated with high power consumption, so that a phase discriminator which can be used at a high clock pulse frequency has a high power consumption. The training according to claim 3 aims to reduce the power consumption.

Durch das Einfügen eines dritten Delay-Flipflops wird erreicht, daß nur noch die Signallaufzeit des ersten Delay- Flipflops vernachlässigbar kurz sein muß gegenüber der Taktpulsperiode. Die Signallaufzeiten des zweiten und dritten Delay-Flipflops müssen nur untereinander gleich sein. So genügt es, für das erste Delay-Flipflop eines aus einer Schaltkreisfamilie mit kurzer Signallaufzeit, jedoch hoher Leistungsaufnahme auszuwählen, z. B. eines aus der TTL-Standard- Serie. Für das zweite und dritte Delay-Flipflop genügen solche mit geringerer Leistungsaufnahme, jedoch längerer Signallaufzeit, z. B. solche aus der TTL-Low-Power-Serie. Trotz des Mehraufwandes von einem Delay-Flipflop ergibt sich eine Verminderung der Leistungsaufnahme, da zwei Delay-Flipflops aus der TTL-Low-Power-Serie einen geringere Leistungsaufnahme aufweisen als eines aus der TTL-Standard-Serie. By inserting a third delay flip-flop achieved that only the signal delay of the first delay Flip flops must be negligibly short compared to the clock pulse period. The signal delays of the second and third Delay flip-flops only have to be identical to one another. So that's enough it, for the first delay flip-flop one of a family of circuits with a short signal runtime but high power consumption select, e.g. B. one from the TTL standard Series. Such are sufficient for the second and third delay flip-flops with lower power consumption, but longer signal runtime, e.g. B. from the TTL low-power series. Despite the The additional effort of a delay flip-flop results in a reduction of power consumption since two delay flip-flops the TTL low-power series has a lower power consumption have as one of the TTL standard series.  

In der Fig. 7 ist ein Phasendiskriminator nach dem Patentanspruch 1 gekennzeichnet, der wie zuvor beschrieben nach dem Patentanspruch 3 weitergebildet wurde. In der Verarbeitung zwischen dem nicht invertierenden Ausgang Q 1 bzw. Q 11 des ersten Delay-Flipflops FF 1 bzw. FF 11 und dem Dateneingang D 2 bzw. D 12 des zweiten Delay-Flipflops FF 2 bzw. FF 12 ist ein drittes Delay-Flipflop FF 3 bzw. FF 13 eingefügt, wobei der nicht invertierende Ausgang Q 1 bzw. Q 11 des ersten Delay-Flipflops FF 1 bzw. FF 11 mit dem Dateneingang D 3 bzw. D 13 des dritten Delay-Flipflops FF 3 bzw. FF 13 und dessen nicht invertierenden Ausgang Q 3 bzw. Q 13 mit dem Dateneingang D 2 bzw. D 12 des zweiten Delay-Flipflops FF 2 bzw. FF 12 verbunden ist. Der Takteingang C 3 bzw. C 13 des dritten Delay-Flipflops FF 3 bzw. FF 13 ist mit dem Taktpulseingang T verbunden. Die weiteren Einzelheiten entsprechen denen der Fig. 1.In FIG. 7, a phase discriminator being characterized by the patent claim 1 which has been further developed, according to claim 3 as described above. In the processing between the non-inverting output Q 1 or Q 11 of the first delay flip-flop FF 1 or FF 11 and the data input D 2 or D 12 of the second delay flip-flop FF 2 or FF 12 , a third delay Flip-flop FF 3 or FF 13 inserted, the non-inverting output Q 1 or Q 11 of the first delay flip-flop FF 1 or FF 11 with the data input D 3 or D 13 of the third delay flip-flop FF 3 or FF 13 and its non-inverting output Q 3 or Q 13 is connected to the data input D 2 or D 12 of the second delay flip-flop FF 2 or FF 12 . The clock input C 3 or C 13 of the third delay flip-flop FF 3 or FF 13 is connected to the clock pulse input T. The other details correspond to those of FIG. 1.

Die Funktion wird anhand der Fig. 8 bis 10 beschrieben, die im Wesentlichen den Fig. 2, 4 und 5 entsprechen, wobei auch hier wie im ersten Ausführungsbeispiel nur der erste Phasendiskriminator beschrieben wird. Der Unterschied besteht darin, daß ein Kurvenzug für das Signal am nicht invertierenden Ausgang Q 3 des dritten Delay-Flipflops FF 3 eingezeichnet und dabei sowie beim Signal am nicht invertierenden Ausgang Q 2 des zweiten Delay-Flipflops FF 2 die Signallaufzeit t L dieser beiden Delay-Flipflops berücksichtigt wurde.The function is described with reference to FIGS. 8 to 10, which essentially correspond to FIGS. 2, 4 and 5, with only the first phase discriminator being described here as in the first exemplary embodiment. The difference is that a curve is drawn for the signal at the non-inverting output Q 3 of the third delay flip-flop FF 3 and the signal propagation time t L of these two delays as well as for the signal at the non-inverting output Q 2 of the second delay flip-flop FF 2 -Flip flops was taken into account.

In der Fig. 8 wurden wie in der Fig. 2 bis zum Zeitpunkt t₁ die Vorgänge beim Zusammenfallen der Leitungspulsflanken mit den negativen Taktpulsflanken dargestellt. Nach dem Zeitpunkt t₁ treten kürzere Leitungspulsperioden auf, was, wie in der Fig. 2, ein Ansteigen der Regelspannung nach positiven Werten zur Folge hat.In Fig. 8, the processes when the line pulse edges coincide with the negative clock pulse edges were shown as in Fig. 2 until time t ₁. After the time t ₁, shorter line pulse periods occur, which, as in FIG. 2, results in an increase in the control voltage after positive values.

Treten, wie in der Fig. 3 gezeichnet, längere Leistungsperioden auf, so nimmt auch bei diesem Phasendiskriminator die Regelspannung immer größere negative Werte an. Auf eine Darstellung in einer eigenen Figur wurde verzichtet.If longer power periods occur, as shown in FIG. 3, the control voltage also takes on ever larger negative values in this phase discriminator. It was not shown in a separate figure.

In der Fig. 9 sind wie in der Fig. 4 die Vorgänge mit einem Leitungspuls dargestellt, der Impulse und Pausen mit genau der doppelten und dreifachen Länge einer Periode des Taktpulses aufweist. Bis zum Zeitpunkt t₃ treten Impulse und Pausen des Leitungspulses auf, die die gleiche Länge wie eine Periode des Taktpulses aufweisen, d. h., dieser Teil der Fig. 9 stimmt mit dem entsprechenden Teil der Fig. 8 überein. Nach dem Zeitpunkt t₃ tritt zunächst eine Pause und ein Impuls mit je der doppelten Länge, später eine Pause und ein Impuls mit je der dreifachen Länge einer Periode des Taktpulses auf. Da wegen der Einfügung des dritten Delay-Flipflops FF 3 die zweite Konstantstromquelle S 2 während der langen Impulse und Pausen (nach dem Zeitpunkt t₃) um eine Taktpulsperiode und die Signallaufzeit t L später unwirksam geschaltet wird (Zeitpunkt t₈) nimmt die Regelspannung einen etwas größeren negativen Mittelwert an als im Fall der Fig. 4.In FIG. 9, as in FIG. 4, the processes are shown with a line pulse which has pulses and pauses with exactly twice and three times the length of a period of the clock pulse. Up to the time t ₃ occur pulses and pauses in the line pulse, which have the same length as a period of the clock pulse, that is, this part of FIG. 9 corresponds to the corresponding part of FIG. 8. After the time t ₃ occurs first a pause and a pulse with twice the length, later a pause and a pulse with three times the length of a period of the clock pulse. Since due to the insertion of the third delay flip-flop FF 3, the second constant current source S 2 during the long pulses and pauses (after the time t ₃) by a clock pulse period and the signal delay t L is later deactivated (time t ₈), the control voltage takes one somewhat larger negative mean than in the case of FIG. 4.

Die Fig. 10 unterscheidet sich von der Fig. 9 dadurch, daß die erste längere Pause des Leitungspulses (nach dem Zeitpunkt t₉) nicht genau sondern etwas weniger als doppelt so lang ist wie eine Periode des Taktpulses. Dadurch fallen wie in der Fig. 5 alle nachfolgenden Flanken des Leitungspulses nicht mehr mit den zugehörigen negativen Flanken des Taktpulses zusammen. Dies bewirkt, daß der Kondensator stärker positiv als negativ geladen wird, um der Mittelwert der Regelspannung immer größere positive Werte annimmt. Auch hier wird, wie in der Beschreibung des Ausführungsbeispiels nach der Fig. 1 erläutert, die Ladung bzw. Entladung des Kondensators C von den negativen Impulsen des Leitungssignales über den zweiten Phasendiskriminator gesteuert. Fig. 10 differs from Fig. 9 in that the first longer pause of the line pulse (after the time t ₉) is not exactly but a little less than twice as long as a period of the clock pulse. As a result, as in FIG. 5, all subsequent edges of the line pulse no longer coincide with the associated negative edges of the clock pulse. This causes the capacitor to be charged more positively than negatively, so that the mean value of the control voltage assumes ever larger positive values. Here, too, as explained in the description of the exemplary embodiment according to FIG. 1, the charge or discharge of the capacitor C is controlled by the negative pulses of the line signal via the second phase discriminator.

Die Fig. 11 zeigt eine Phasendiskriminatoranordnung nach dem Patentanspruch 2, die nach dem Patentanspruch 3 weitergebildet sind. Der Unterschied gegenüber der Fig. 6 besteht darin, daß zwischen den ersten Delay-Flipflops FF 1 bzw. FF 11 und den zweiten Delay-Flipflops FF 2 bzw. FF 12 jeweils dritte Delay-Flipflops FF 3 bzw. FF 13, in der gleichen Weise wie in der Fig. 7 dargestellt, eingefügt sind. Somit gelten die Beschreibungen zu den Fig. 6 und 7 sinngemäß auch für die Fig. 11. Fig. 11 shows a phase discriminator arrangement according to claim 2, which are further developed according to claim 3. The difference compared to FIG. 6 is that between the first delay flip-flops FF 1 and FF 11 and the second delay flip-flops FF 2 and FF 12 , third delay flip-flops FF 3 and FF 13 , respectively, in the same Way as shown in Fig. 7 are inserted. Thus, the descriptions for FIGS. 6 and 7 also apply analogously to FIG. 11.

Claims (12)

1. Phasendiskriminatoranordnung zum Erzeugen einer von der Phasendifferenz zwischen einem Leitungspuls und einem Taktpuls abhängigen Regelspannung in einem Zwischenregenerator eines Pulscodemodulations-Multiplex- Übertragungssystemes, wobei der Leitungspuls ein nach einem ternären Code gebildetes, Impulse einer ersten Polarität und Impulse einer zweiten Polarität aufweisendes Leitungssignal ist, dadurch gekennzeichnet, daß ein erster Phasendiskriminator (FF 1, FF 2, 1, 2, S 1, S 2) für die Impulse der ersten Polarität und ein zweiter, gleicher Phasendiskriminator (FF 11, FF 12, 11, 12, S 11, S 12) für die Impulse der zweiten Polarität vorgesehen ist,
daß jeder Phasendiskriminator aufweist:
  • - einen Leitungspulseingang (E bzw. E 1),
  • - ein erstes (FE 1 bzw. FF 11) und ein zweites (FF 2 bzw. FF 12) Delay-Flipflop,
  • - ein erstes (1 bzw. 11) und ein zweites (2 bzw. 12) Exklusiv-Oder-Gatter,
  • - eine erste (S 1 bzw. S 11) und eine zweite (S 2 bzw. S 12) Konstantstromquelle,
1. A phase discriminator arrangement for generating a control voltage dependent on the phase difference between a line pulse and a clock pulse in an intermediate regenerator of a pulse code modulation multiplex transmission system, the line pulse being a line signal formed according to a ternary code and having pulses of a first polarity and pulses of a second polarity, characterized in that a first phase discriminator (FF 1 , FF 2 , 1, 2, S 1 , S 2 ) for the pulses of the first polarity and a second, identical phase discriminator (FF 11 , FF 12, 11, 12, S 11 , S 12 ) is provided for the pulses of the second polarity,
that each phase discriminator has:
  • - a line pulse input (E or E 1 ),
  • a first (FE 1 or FF 11 ) and a second (FF 2 or FF 12 ) delay flip-flop,
  • a first ( 1 or 11 ) and a second ( 2 or 12 ) exclusive-OR gate,
  • a first (S 1 or S 11 ) and a second (S 2 or S 12 ) constant current source,
daß für beide Phasendiskriminatoren gemeinsam vorhanden sind:
  • - ein Taktpulseingang (T),
  • - ein Regelspannungsausgang (A),
  • - ein Kondensator (C),
that for both phase discriminators are common:
  • - a clock pulse input (T) ,
  • - a control voltage output (A),
  • - a capacitor (C),
daß einem von den beiden Phasendiskriminatoren ein die Polarität der Impulse ändernder Umsetzer vorgeschaltet ist, so daß die Impulse des Leitungssignales am Leitungspuls-Eingang (E) des ersten Phasendiskriminators mit der gleichen Polarität auftreten wie am Leitungspuls-Eingang (E 1) des zweiten Phasendiskriminators, daß verbunden ist:
  • - der Taktpulseingang (T) mit den Takteingängen (C 1, C 2, C 11, C 12) aller Delay-Flipflops,
  • - der Regelspannungsausgang (A) mit den Ausgängen aller Konstantstromquellen und dem ersten Belag des Kondensators (C),
  • - der zweite Belag des Kondensators (C) mit dem Bezugspotential,
that one of the two phase discriminators is preceded by a converter that changes the polarity of the pulses, so that the pulses of the line signal appear at the line pulse input (E) of the first phase discriminator with the same polarity as at the line pulse input (E 1 ) of the second phase discriminator, that is connected:
  • the clock pulse input (T) with the clock inputs (C 1 , C 2 , C 11 , C 12 ) of all delay flip-flops,
  • - the control voltage output (A) with the outputs of all constant current sources and the first coating of the capacitor (C),
  • - the second coating of the capacitor (C) with the reference potential,
daß in jedem Phasendiskriminator verbunden ist:
  • - der Leitungspulseingang (E bzw. E 1) mit dem Dateneingang (D 1 bzw. D 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) und dem ersten Eingang des ersten Exklusiv-Oder-Gatters (1 bzw. 11),
  • - der nichtinvertierende Ausgang (Q 1 bzw. Q 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) mit dem zweiten Eingang des ersten Exklusiv-Oder-Gatters (1 bzw. 11),
  • - der Dateneingang (D 2 bzw. D 12) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) mit dem ersten Eingang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12),
  • - der nichtinvertierende Ausgang (Q 2 bzw. Q 12) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) mit dem zweiten Eingang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12),
  • - der Ausgang des ersten Exklusiv-Oder-Gatters (1 bzw. 11) mit dem Eingang der ersten Konstantstromquelle (S 1 bzw. S 11),
  • - der Ausgang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12) mit dem Eingang der zweiten Konstantstromquelle (S 2 bzw. S 12),
that in each phase discriminator is connected:
  • - The line pulse input (E or E 1 ) with the data input (D 1 or D 11 ) of the first delay flip-flop (FF 1 or FF 11 ) and the first input of the first exclusive-OR gate ( 1 or 11 ),
  • the non-inverting output (Q 1 or Q 11 ) of the first delay flip-flop (FF 1 or FF 11 ) with the second input of the first exclusive-OR gate ( 1 or 11 ),
  • the data input (D 2 or D 12 ) of the second delay flip-flop (FF 2 or FF 12 ) with the first input of the second exclusive-OR gate ( 2 or 12 ),
  • - the non-inverting output (Q 2 or Q 12 ) of the second delay flip-flop (FF 2 or FF 12 ) with the second input of the second exclusive-OR gate ( 2 or 12 ),
  • the output of the first exclusive-OR gate ( 1 or 11 ) with the input of the first constant current source (S 1 or S 11 ),
  • the output of the second exclusive-OR gate ( 2 or 12 ) with the input of the second constant current source (S 2 or S 12 ),
daß in jedem Phasendiskriminator eine Verbindung zwischen dem nicht invertierenden Ausgang (Q 1 bzw. Q 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) und dem Dateneingang (D 2 bzw. D 12) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) besteht, daß jede Konstantstromquelle so ausgebildet ist, daß ihre Ausgänge nur beim Anliegen logischer ja-Signale an ihren Eingängen konstante Ströme (I₁, I₂, I₁₁, I₁₂) abgeben, dagegen beim Anliegen logischer nein-Signale einen unendlich hohen Widerstand aufweisen und daß der konstante Strom (I₁ bzw. I₁₁) der ersten Konstantstromquelle (S 1 bzw. S 11) den doppelten Wert und umgekehrt Polarität gegenüber dem von der zweiten Konstantstromquelle (S 2 bzw. S 12) gelieferten Strom (I₂ bzw. I₁₂) aufweist (Fig. 1).that in each phase discriminator a connection between the non-inverting output (Q 1 or Q 11 ) of the first delay flip-flop (FF 1 or FF 11 ) and the data input (D 2 or D 12 ) of the second delay flip-flop (FF 2 or FF 12 ) is that each constant current source is designed so that its outputs only give constant currents (I ₁, I ₂, I ₁₁, I ₁₂) when logical yes signals are present at their inputs, but when logical no Signals have an infinitely high resistance and that the constant current (I ₁ or I ₁₁) of the first constant current source (S 1 or S 11 ) double the value and vice versa polarity compared to that of the second constant current source (S 2 or S 12 ) delivered current (I ₂ or I ₁₂) ( Fig. 1). 2. Phasendiskriminatoranordnung zum Erzeugen einer von der Phasendifferenz zwischen einem Leitungspuls und einem Taktpuls abhängigen Regelspannung in einem Zwischengenerator eines Pulscodemodulations-Multiplex- Übertragungssystem, wobei der Leitungspuls ein nach einem ternären Code gebildetes, Impulse einer ersten Polarität und Impulse einer zweiten Polarität aufweisenden Leitungssignal ist, dadurch gekennzeichnet, daß ein erster Phasendiskriminator (FF 1, FF 2, 1, 2, GR 1, GR 2, R 1, R 2) für die Impulse der ersten Polarität und ein zweiter, gleicher Phasendiskriminator (FF 11, FF 12, 11, 12, GR 11, GR 12, R 11, R 12) für die Impulse der zweiten Polarität vorgesehen ist, daß jeder Phasendiskriminator aufweist:
  • - einen Leitungspulseingang (E bzw. E 1),
  • - ein erstes (FF 1 bzw. FF 11) und ein zweites (FF 2 bzw. FF 12) Delay-Flipflop,
  • - ein erstes (1 bzw. 11) und ein zweites (2 bzw. 12) Exklusiv-Oder-Gatter,
  • - eine erste Reihenschaltung aus einer ersten Diode (GR 1 bzw. GR 11) und einem ersten Widerstand (R 1 bzw. R 11),
  • - einer zweiten Reihenschaltung aus einer zweiten Diode (GR 2 bzw. GR 12) und einem zweiten Widerstand (R 2 bzw. R 12),
2. A phase discriminator arrangement for generating a control voltage dependent on the phase difference between a line pulse and a clock pulse in an intermediate generator of a pulse code modulation multiplex transmission system, the line pulse being a line signal formed according to a ternary code and having pulses of a first polarity and pulses of a second polarity, characterized in that a first phase discriminator (FF 1 , FF 2, 1, 2, GR 1 , GR 2 , R 1 , R 2 ) for the pulses of the first polarity and a second, identical phase discriminator (FF 11 , FF 12, 11 , 12, GR 11 , GR 12 , R 11 , R 12 ) is provided for the pulses of the second polarity that each phase discriminator has:
  • - a line pulse input (E or E 1 ),
  • a first (FF 1 or FF 11 ) and a second ( FF 2 or FF 12 ) delay flip-flop,
  • a first ( 1 or 11 ) and a second ( 2 or 12 ) exclusive-OR gate,
  • a first series circuit comprising a first diode (GR 1 or GR 11 ) and a first resistor (R 1 or R 11 ),
  • a second series circuit comprising a second diode (GR 2 or GR 12 ) and a second resistor (R 2 or R 12 ),
daß für beide Phasendiskriminatoren gemeinsam vorhanden sind:
  • - ein Taktpulseingang (T),
  • - ein Regelspannungsausgang (A),
  • - ein Kondensator (C),
that for both phase discriminators are common:
  • - a clock pulse input (T),
  • - a control voltage output (A),
  • - a capacitor (C),
daß einem von den beiden Phasendiskriminatoren ein die Polarität der Impulse ändernder Umsetzer vorgeschaltet ist, so daß die Impulse des Leitungssignales am Leitungsimpuls-Eingang (E) des ersten Phasendiskriminators mit der gleichen Polarität auftreten wie am Leitungsimpuls-Eingang (E 1) des zweiten Phasendiskriminators, daß verbunden ist:
  • - der Taktimpulseingang (T) mit den Takteingängen (C 1, C 2, C 11, C 12) aller Delay-Flipflops,
  • - der Regelspannungsausgang (A) mit den zweiten Anschlüssen aller Reihenschaltungen und dem ersten Belag des Kondensators (C),
  • - der zweite Belag des Kondensators (C) mit dem Bezugspotential,
that one of the two phase discriminators is preceded by a converter which changes the polarity of the pulses, so that the pulses of the line signal appear at the line pulse input (E) of the first phase discriminator with the same polarity as at the line pulse input (E 1 ) of the second phase discriminator, that is connected:
  • the clock pulse input (T) with the clock inputs (C 1 , C 2 , C 11 , C 12 ) of all delay flip-flops,
  • - the control voltage output (A) with the second connections of all series connections and the first coating of the capacitor (C),
  • - the second coating of the capacitor (C) with the reference potential,
daß in jedem Phasendiskriminator verbunden ist:
  • - der Leitungspulseingang (E bzw. E 1) mit dem Dateneingang (D 1 bzw. D 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) und dem ersten Eingang des ersten Exklusiv-Oder-Gatters (1 bzw. 11),
  • - der nichtinvertierende Ausgang (Q 1 bzw. Q 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) mit dem zweiten Eingang des ersten Exklusiv-Oder-Gatters (1 bzw. 11),
  • - der Dateneingang (D 2 bzw. D 12) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) mit dem ersten Eingang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12),
  • - der invertierende Ausgang ( bzw. ) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) mit dem zweiten Eingang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12)
  • - der Ausgang des ersten Exklusiv-Oder-Gatters (1 bzw. 11) mit dem ersten Anschluß der ersten Reihenschaltung,
  • - der Ausgang des zweiten Exklusiv-Oder-Gatters (2 bzw. 12) mit dem ersten Anschluß der zweiten Reihenschaltung
that in each phase discriminator is connected:
  • - The line pulse input (E or E 1 ) with the data input (D 1 or D 11 ) of the first delay flip-flop (FF 1 or FF 11 ) and the first input of the first exclusive-OR gate ( 1 or 11 ),
  • the non-inverting output (Q 1 or Q 11 ) of the first delay flip-flop (FF 1 or FF 11 ) with the second input of the first exclusive-OR gate ( 1 or 11 ),
  • the data input (D 2 or D 12 ) of the second delay flip-flop (FF 2 or FF 12 ) with the first input of the second exclusive-OR gate ( 2 or 12 ),
  • - The inverting output (or) of the second delay flip-flop (FF 2 or FF 12 ) with the second input of the second exclusive-OR gate ( 2 or 12 )
  • the output of the first exclusive-OR gate ( 1 or 11 ) with the first connection of the first series connection,
  • - The output of the second exclusive-OR gate ( 2 or 12 ) with the first connection of the second series connection
daß in jedem Phasendiskriminator eine Verbindung zwischen dem nicht invertierenden Ausgang (Q 1 bzw. Q 11) des ersten Delay-Flipflops (FF 1 bzw. FF 11) und dem Dateneingang (D 2 bzw. D 12) des zweiten Delay-Flipflops (FF 2 bzw. FF 12) besteht, daß der erste Widerstand (R 1 bzw. R 11) gegenüber dem zweiten Widerstand (R 2 bzw. R 12) den halben Widerstandswert aufweist und daß die Dioden so gepolt sind damit sie leitend steuerbar sind wenn die ersten Exklusiv-Oder-Gatter (1 bzw. 11) den logischen ja- Signalen und die zweiten Exklusiv-Oder-Gatter (2 bzw. 12) den logischen nein-Signalen entsprechende Spannungen abgeben (Fig. 6).that in each phase discriminator a connection between the non-inverting output (Q 1 or Q 11 ) of the first delay flip-flop (FF 1 or FF 11 ) and the data input (D 2 or D 12 ) of the second delay flip-flop (FF 2 or FF 12 ) is that the first resistor (R 1 or R 11 ) compared to the second resistor (R 2 or R 12 ) has half the resistance value and that the diodes are polarized so that they can be controlled when the the first exclusive-OR gates ( 1 and 11 ) deliver the logical yes signals and the second exclusive-OR gates ( 2 and 12 ) the voltages corresponding to the logical no signals ( FIG. 6). 3. Phasendiskriminatoranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in die Verbindungen zwischen den nicht invertierenden Ausgängen (Q 1 bzw. Q 11) der ersten Delay-Flipflops (FF 1 bzw. FF 11) und den Dateneingängen (D 2 bzw. D 12) der zweiten Delay-Flipflops (FF 2 bzw. FF 12) dritte Delay-Flipflops (FF 3 bzw. FF 13) eingefügt sind, wobei verbunden sind:
  • - die nicht invertierenden Ausgänge (Q 1 bzw. Q 11) der ersten Delay-Flipflops (FF 1 bzw. FF 11) mit den Dateneingängen (D 3 bzw. D 13) der dritten Delay-Flipflops,
  • - die nicht invertierenden Ausgänge (Q 3 bzw. Q 13) der dritten Delay-Flipflops (FF 3 bzw. FF 13) mit den Dateneingängen (D 2 bzw. D 12) der zweiten Delay-Flipflops (FF 2 bzw. FF 12),
  • - die Takteingänge (C 3 bzw. FF 13) mit dem Taktpulseingang (T),
3. phase discriminator arrangement according to claim 1 or 2, characterized in that in the connections between the non-inverting outputs (Q 1 or Q 11 ) of the first delay flip-flops (FF 1 or FF 11 ) and the data inputs (D 2 or D 12 ) of the second delay flip-flops (FF 2 or FF 12 ) third delay flip-flops (FF 3 or FF 13 ) are inserted, with the following being connected:
  • the non-inverting outputs (Q 1 or Q 11 ) of the first delay flip-flops (FF 1 or FF 11 ) with the data inputs (D 3 or D 13 ) of the third delay flip-flops,
  • - The non-inverting outputs (Q 3 or Q 13 ) of the third delay flip-flops (FF 3 or FF 13 ) with the data inputs (D 2 or D 12 ) of the second delay flip-flops (FF 2 or FF 12 ) ,
  • - the clock inputs (C 3 or FF 13 ) with the clock pulse input (T),
und daß das jeweils zweite Delay-Flipflop (FF 2 bzw. FF 12) und jeweilige dritte Delay-Flipflop (FF 3 bzw. FF 13) zusammen eine geringere Leistungsaufnahme aufweist als das jeweilige erste Delay-Flipflop (FF 1 bzw. FF 11) alleine (Fig. 7 bzw. Fig. 11).and that the respective second delay flip-flop (FF 2 or FF 12 ) and respective third delay flip-flop (FF 3 or FF 13 ) together have a lower power consumption than the respective first delay flip-flop (FF 1 or FF 11 ) alone ( Fig. 7 and Fig. 11).
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