DE2659200A1 - Pruefanordnung fuer einen fehlererkennungskreis - Google Patents

Pruefanordnung fuer einen fehlererkennungskreis

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Description

PATENTANWALT-
DR. CLAUS REINLÄNDER DIPL.-ING. KLAUS BERNHAROT ^^ U^
OrthstraBe 12 · D-8000 München 60 · Telefon (089) 832024/5 Telex 5212744 · Telegramme Interpatent
6/285
•3·
EUJITSU LIMITED
No.1015» Kamikodanaka
Nakahara-ku, Kawasaki
Japan
Prüfanordnung für einen Fehlererkennungskreis
Priorität: 30. Dezember 1975 Japan 158119/1975
In einem Fehlererkennungskreis einer Datenverarbeitungsschaltung mit einem Paritätsgenerator wird ein Paritätssignal aus einem Anfangswert, der durch den Datenspeicherzustand der Datenverarbeitungsschaltung in ihrem Anfanjszustand bestimmt ist, und einem Zählwert der Zahl der logischen "111 oder "0" in Eingangsdaten der Datenverarbeitungsschaltung und/oder der Zahl der logischen "1" oder 11O" von Ausgabedaten, die durch Zähler od.dgl. erhalten werden, vorhergesagt und das vom Paritätsgenerator abgeleitete Paritätssignal wird mit dem vorhergesagten Paritätssignal verglichen, um eine Funktionsstörung des Fehlererkennungskreises aufzufinden.
Die Erfindung betrifft eine Prüfanordnung zum Erkennen einer Funktionsstörung eines Fehlererkennungskreises.
Bei der Datenübertragung in einem .Computer oder bei der Datenübertragung zwischen Eingabe/Ausgabeeinheiten treten Fälle auf, daß ein unnötiges Bit aufgenommen oder ein notwendiges Bit weggelassen wird, und zwar aufgrund
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von äußerem Rauschen, des Abfalls der Ausgangsleistung eines verwendeten Verstärkers od.dgl..
Um dies zu vermeiden, wird ein Fehlererkennungskreis in einer Datenverarbeitungsschaltung an einem Platz vorgesehen, an dem die Wahrscheinlichkeit des Auftretens eines Fehlers groß ist, beispielsweise in einem Pufferregister, das eine Datenübertragung zu einem Speicher ausführt, oder in einem Pufferregister, das eine Datenübertragung zu einem logischen Operationskreis oder einer Eingabe/Ausgabeeinheit ausführt. Mit größerer Operationsgeschwindigkeit oder größerer Kompliziertheit der Anlage muß berücksichtigt werden, daß der Fehlererkennungskreis selbst in einigen Fällen einen Fehler machen kann.
In Zählern, Registern od.dgl., die im Synchronismus mit Taktimpulsen arbeiten, kann eine Änderung der Zahl von 1, d.h. eine Paritätsänderung, aus dem Zustand vor einer Zyklusdauer (1t) vorhergesagt werden. In einem solchen Fall ist es möglich, eine Funktionsstörung des Fehlererkennungskreises selbst unter Verwendung des vorhergesagten Wertes zu prüfen, jedoch muß in dem Fall, wenn die 1t-Periode kurz ist, ein logischer Kreis zum Prüfen der Operation des Fehlererkennungskreises mit Hochgeschwindigkeitselementen aufgebaut werden. Des weiteren kann es auch notwendig sein, in einigen Fällen Taktimpulse für die Zeitgabe der Prüfung zu verwenden.
Die Aufgabe der Erfindung besteht darin, eine Anordnung zu schaffen, mit der es möglich ist, mit Fiedriggeschwindigkeitselementen eine Schaltung zum Prüfen eines Fehlererkennungskreises zur Verwendung in einer Datenverarbeitungseinheit mit kurzer Zyklusdauer aufzubauen.
Die Erfindung besteht darin, daß in einem Fehlererkennungskreis, der ein Schieberegister mit mehreren Speicherstufen, die aufeinanderfolgend Eingabedaten verschieben und
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Ausgabedaten von einer Ausgabestufe zu einer gewünschten Stufe rückführen, und einen Paritätsgenerator enthält, wobei ein Paritätssignal von dem Paritätsgenerator in Übereinstimmung mit dem Datenspeicherzustand des Schieberegisters erzeugt wird, das Paritätssignal aus einem Anfangszustand vorhergesagt wird, der durch den Datenspeicherzustand des Schieberegisters in einem Anfangszustand bestimmt ist, wobei die Zahl der Eingabedaten der logischen "1" in das Schieberegister eingegeben und/oder die Zahl von Ausgabedaten davon ausgegeben wird, und daß das von dem Paritätsgenerator abgeleitete Paritätssignal mit dem vorhergesagten Paritätssignal verglichen wird, um eine Funktionsstörung des Fehlererkennungskreises auf der Grundlage des Ergebnisses des Vergleichs aufzufinden.
Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind
Fig. 1 ein Blockschaltbild einer Ausführungsform der Erfindung,
Fig. 2 ein Blockschaltbild der Ausführungsform nach Fig. 1 mit weiteren Einzelheiten,
Fig. 3 ein Blockschaltbild des Hauptteils des Beispiels des gemäß Fig. 2 verwendeten Schieberegisters,
Fig. 4 ein Blockschaltbild eines Beispiels des gemäß Fig. 2 verwendeten Paritätsgenerators und
Fig. 5 ein Blockschaltbild eines Beispiels eines gemäß Fig. 2 verwendeten Prüfkreises.
Die Logik, die eine Yprhersageparität erzeugt, die aus dem Zustand vor einer Zyklusdauer (1t) in einem Register od.dgl. vorhersagbar ist, wird durch eine Art einer Rekursionsformel ausgedrückt. Gemäß der Erfindung wird die Rekursionsformel erweitert, um den Wert des η-ten Term zu erhalten, wird der Wert mit einem Paritätssignal verglichen, das tatsächlich
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von einem Fehlererkennungskreis erhalten wird, und wird eine Punktionsstörung des Fehlererkennungskreises auf der Grundlage des Ergebnisses des Vergleichs geprüft.
Um zu prüfen, ob ein Schieberegister sich im normalen Betriebszustand befindet, dem ein Schreiben oder Lesen von Daten folgt, werden die folgenden Formeln berücksichtigt.
Wenn das Schieberegister eine ungerade Zahl von Rückführungsschleifen hat, wird die Parität (Vorhersageparität) (PA)n des Schieberegisters, wenn ein n-ter Datenwert (ID) darin eingebracht worden ist, in folgender Weise ausgedrückt:
(PA)n » (PA)n-1 ® (ID)n , (1)
worin (PA) * eine (n-1)-te Parität ist. Wenn das Schieberegister eine gerade Zahl von Rückführungsschleifen hat, ist die Parität (Vorhersageparität) (PA) des Schieberegisters, wenn der n-te Datenwert (ID) darin eingebracht worden ist, durch folgende Formel gegeben:
(PA)n = (PA)n-1 © (ID)n © (OD)n , (2)
worin (OD) ein Ausgabedatenwert ist, der zu dem Schieberegister zurückgeführt wird, d.h. der Datenwert, der von dem letzten Bit des Schieberegisters abgegeben wird. © bezeichnet eine Modulo-2-Addition.
Mit anderen Worten besagt die Formel (1), daß, wenn ein Eingangsdatenwert "1" ist, sich die Parität des Schieberegisters umkehrt. Die Formel (2) besagt, daß, wenn der Eingangsdatenwert und der Ausgangsdatenwert voneinander abweichen, sich die Parität des Schieberegisters umkehrt. Des weiteren entspricht die Formel (1) dem nullten Glied (PO) eines polynominalen Registers zur Zeit des Auslesens des Schieberegisters und zur Zeit des Einschreibens. Die Formel (2) entspricht dem ersten, zweiten und dritten Glied (PI), (P2) und (P5) des polynominalen Registers zur Zeit des Auslesens des Schieberegisters.
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Die Formel (1) wird geändert, um den folgenden Ausdruck zu erhalten:
(PA)n = P0 Q (ID)1 e (ID)2 @ ... © (ID)n-1 © (ID)n. (3)
Des weiteren wird die Formel (2) geändert, um den folgenden Ausdruck zu erhalten:
... @(ID)n (±) (OD)1(J) ...0(0D)n. (4)
Da PO "1" ist (in seinem Anfangszustand ist das Schieberegister "0" in allen seinen Stufen), wird eine Endparität (ein Vorhersagebit) erhalten, indem die Zahlen von "1" in Eingabedaten und "1" in Ausgabedaten gezählt werden und dann der Vorhersagewert mit dem tatsächlich von dem Fehlererkennungskreis erzeugten Wert verglichen wird.
Bei dem Blockschaltbild einer Ausführungsform der Erfindung in Fig. 1 hat ein Schieberegister eine gerade Zahl von Rückführungsschleifen, wobei 1 einen Schieberegisterteil,
2 einen Zähler zum Zählen der Zahl von "1" in den Ausgabedaten
3 einen Zähler zum Zählen der Zahl von "1" in den Eingabedaten, 4 einen Paritätsgenerator und 5 einen Prüfkreis bezeichnen, der den Wert (PA)n in der obigen Formel (4) erzeugt und den Wert (PA) mit einem Signal von dem Paritätsgenerat or 4 vergleicht.
nachfolgend wird die Wirkungsweise der Ausführungsform der Fig. 1 beschrieben.
Wenn Eingabedaten von dem Eingang eingeführt worden sind, werden diese aufeinanderfolgend an den Schieberegisterteil 1 angelegt, der vorher in allen Stufen auf "0" zurückgestellt worden ist. Gleichzeitig wird die Zahl von "1", die in den Eingangsdaten enthalten sind, durch den Zähler 3 gezählt. Wenn diese Daten aufeinanderfolgend an den Schieberegisterteil 1 angelegt werden, werden Ausgabedaten aufeinanderfolgend von dem Ausgang des Schieberegisterteils 1 abgegeben rynA die Zahl von 11T1 in den Ausgabedaten wird durch den Zähl er 2
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gezählt. Währenddessen führt der Schieberegisterteil 1 einen Paritätsprüfungsvorgang aus, um ein Paritätssignal von dem Paritätsgenerator 4· abzugeben.
In dem Prüfkreis 5 wird durch einen Prüfzeitgabeimpuls, der zu einer gewünschten Zeit mehr als eine Zyklusdauer 1t nach dem Verschiebevorgang angelegt wird, ein Paritätsvorhersagewert des Schieberegisters 1 des η-ten Terms mit den Zählwerten der Zähler 3 und 2 und des nullten Gliedes PO eines polynominalen Registers berechnet. Der Paritätsvorhersagewert wird mit einem tatsächlichen Paritätswert verglichen, der von dem Paritätsgenerator 4- an den Prüfkreis 5 angelegt wird. Wenn die beiden Werte nicht miteinander übereinstimmen, wird ein Fehlersignal erzeugt, um weitere Schritte vorzunehmen.
Bei einer Schaltung mit einer ungeraden Zahl von Rückführungsschleifen an dem Schieberegisterteil 1 ist, da keine Ausgabedaten notwendig sind, wie aus der obigen Formel (3) ersichtlich ist, der in Fig. 2 gezeigte Zähler nicht notwendig.
Fig. 2 zeigt die Ausführungsform der Fig. 1 in weiteren Einzelheiten. 1 bezeichnet den Schieberegisterteil, der aus einem Schieberegister 101 und Toren 102 und 103 besteht. Durch ein Anfangsrückstellsignal wird das Schieberegister auf "0" in allen seinen Stufen zurückgestellt. Wenn ein Prüfzeitgabesignal "0" ist, werden Taktimpulse an das Schieberegister 101 über das Tor 102 angelegt und Eingabedaten werden dem Schieberegister 101 und dem Zähler 3 über das Tor 103 zugeführt.
Die Zähler 2 und 3 sind beispielsweise Ein-Bit-Zähler, die durch das Anfangsrückstellsignal auf "1" voreingestellt sind. Der Zähler 3 zählt die Zahl von "1", die in den Eingabedaten enthalten sind, die über das Tor 103 zugeführt werden· Der Zähler 2 zählt die Zahl von "1", die in den
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von dem Schieberegister 101 abgegebenen Ausgabedaten enthalten sind.
Das Schieberegister 101 hat eine gerade Zahl von Rückführungsschleifen und enthält Flip-Flops FF1, FF2, FF3, FF4, ..., Exklusiv-ODER-Tore 104 und 105 und Inverter 106, 107, 108, 109, ...,was teilweise in Fig. 3 gezeigt ist. Durch das Anfangsrückstellsignal werden alle Flip-Flops zurückgestellt. Die Taktimpulse werden den Flip-Flops über das in Fig.2 gezeigte Tor 102 zugeführt. In der Rückführungsschleife werden das exklusive ODER des Ausgangs von der vorangehenden Stufe und die Rückführungsausgabedaten erhalten und das exklusive ODER wird an den Flip-Flop der nächsten Stufe angelegt.
Das Ausgangssignal jeder Stufe des Schieberegisters 101 wird dem Paritätsgenerator zugeführt. Ein von diesem abgegebenes Paritätssignal PARITÄT1 und Paritätssignale PARITÄT2 und PARITÄT3 von den Zählern 2 und 3 werden an den Prüfkreis 5 angelegt. Der Prüfkreis 5 besteht aus einem Komparator 501 und einem UND-Tor 502. Das UND-Tor 502 wird mit dem Ausgangssignal von dem Komparator 501 und dem Prüfzeitgäbesignal für einen Verzögerungskreis 6, der durch eine Verzögerungsleitung od.dgl. gebildet ist, gespeist.
Gemäß Fig. A besteht der Paritätsgenerator 4 beispielsweise aus Exklusiv-rrOR-Toren 401 bis 410 und wird mit dem Ausgangssignal von jeder Stufe des Schieberegisters 101 gespeist, um das Paritatssignal PARITÄT1 zu erzeugen.
Der Komparator 501 des Prüfkreises 5 enthält beispielsweise Exklusiv-ODER-Tore 503 und 504, wie in Fig. 5 gezeigt, und erzeugt ein Fehlersignal im Falle der Nichtübereinstimmung als Ergebnis des Vergleichs der Paritätssignale·
Wenn das Prüfzeitgabesignal "1" wird, schließen die Tore und 103, um das Anlegen des Taktimpulses und von Eingabedaten zu unterdrücken· Durch den Verzögerungskreis 6 werden
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Zeitverzögerungen der Zähler 2 und 3 und des Paritätsgenerators 4 angeschaltet, um das Prüfzeitgabesignal an das UND-Tor 502 des Prüfkreises 5 zu legen. Zu dieser Zeit wird das Ergebnis des Vergleichs in dem Komparator 501 von dem UND-Tor 502 abgegeben.
Der Paritätsgenerator 4- und der Prüfkreis 5 können auch andere logische Schaltungsausbildungen als die in den Fig. 4- und 5 gezeigten haben. Die Erfindung ist auch bei einer Datenverarbeitungsschaltung anwendbar, die einen Fehlerkorrekturkreis anstelle eines Fehlererkennungskreises aufweist.
Bei der beschriebenen Ausführungsform werden die Paritätssignale und das Vorhersageparitätssignal auf der Grundlage der logischen "1" erzeugt, jedoch ist es auch möglich, diese auf der Grundlage der logischen "0" zu erzeugen.
Wie oben beschrieben wurde, wird gemäß der Erfindung die die Rekursionsformel erzeugende Logik erweitert, um einen η-ten Term zu erhalten. Eine Funktionsstörung des Fehlererkennungskreises wird in dessen letzter Stufe geprüft, so daß die Funktionsstörung des Fehlererkennungskreises, der in einer Schaltung mit kurzer Zyklusdauer vorgesehen ist, ohne Hochgeschwindigkeitselemente aufgefunden werden kann.
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Claims (3)

  1. Patentansprüche
    Prüfanordnung für einen Fehlererkennungskreis in einer Datenverarbeitungsschaltung, gekennzeichnet durch einen Paritätsgenerator, durch Einrichtungen zum Erzeugen eines Vorhersageparitätssignals aus einem Anfangswert, der durch den Datenspeicherzustand der Datenverarbeitungsschaltung in ihrem Anfangszustand bestimmt ist, und einem Wert, der durch Zählen der Zähl der logischen "1" oder "O" in den Eingabedaten der Datenverarbeitungsschaltung und/oder der Zahl der logischen n1" oder "0" in den Abgabedaten der Datenverarbeitungseinheit erhalten wird, und durch Einrichtungen zum Vergleichen des von dem Paritätsgenerator abgegebenen Paritätssignals mit dem Vorhersageparitätssignal aus den Vorhersageparitätssignal-Erzeugungseinrichtungen, um eine Funktionsstörung des Fehlererkennungskreises aufzufinden.
  2. 2. Prüfanordnung für einen Fehlererkennungskreis, gekennzeichnet durch ein Schieberegister mit mehreren Speicherstufen zum aufeinanderfolgenden Verschieben von Eingabedaten und zum Rückführen von Ausgabedaten von der Ausgangsstufe zu einer gewünschten Speieherstufe, durch einen Paritätsgenerator zum Erzeugen eines Paritätssignals in Übereinstimmung mit dem Datenspeicherzustand des Schieberegisters, durch Einrichtungen zum Erzeugen eines Vorhersageparitätssignals aus einem Wert, der durch die Zahl der logischen "1" oder "0" in den Eingabedaten und in den Ausgabedaten erhalten wird, wenn die Zahl der gewünschten Stufen, die mit den Ausgabedaten gespeist werden, die von der Ausgangsstufe des Schieberegisters rückgeführt werden, gerade ist, aus einem Wert, der durch Zählen der Zahl der logischen "1" oder "0" in den Eingabedaten erhalten wird, wenn die Zahl der gewünschten Stufen ungerade ist, und aus einem Anfangswert, der durch den Datenspeicherzustand des Schieberegisters in seinem Anfangszustand bestimmt ist, und durch Einrichtungen zum Vergleichen des von dem Paritätsgenerator abgegebenen Paritätssignals mit dem Vorhersageparitätssignal
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    ORIGINAL INSPECTED
    aus den Vorhersageparitätssignal-Erzeugungseinrichtungen, um eine Funktionsstörung des Fehlererkennungskreises aufzufinden.
  3. 3. Prüfanordnung für einen Fehlererkennungskreis nach Anspruch 2, gekennzeichnet durch Einrichtungen zum Erzeugen eines Vorhersageparitätssignals aus einem Paritätssignal, das von dem Paritätsgenerator auf der Grundlage der Speicherung von (n-1)-ten Eingabedaten und η-ten Eingabedaten und/oder Ausgabedaten, die erzeugt werden, wenn die η-ten Eingabedaten dem Schieberegister zugeführt worden sind, abgegeben wird.
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