JPS6295026A - スプリツトフエ−ズ符号復号回路 - Google Patents
スプリツトフエ−ズ符号復号回路Info
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- JPS6295026A JPS6295026A JP60235918A JP23591885A JPS6295026A JP S6295026 A JPS6295026 A JP S6295026A JP 60235918 A JP60235918 A JP 60235918A JP 23591885 A JP23591885 A JP 23591885A JP S6295026 A JPS6295026 A JP S6295026A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はスプリットフェーズ符号化された送信データを
ＱｉＬ４ｊするための復号回路に関するものである。
ＱｉＬ４ｊするための復号回路に関するものである。
（ロ）従来の技術
従来、スプリット７工−ズ符号化された送信データを復
号するためのスプリットフェーズ符号復号回路としては
、例えば特公昭５８−３１９４２９号公報に開示された
ものが知られている０此棟従来回路について、第３図及
び第４図を参照して説明する。
号するためのスプリットフェーズ符号復号回路としては
、例えば特公昭５８−３１９４２９号公報に開示された
ものが知られている０此棟従来回路について、第３図及
び第４図を参照して説明する。
第３図において、（ｌ］はスプリットフェーズ符号入力
端子、（２１はスプリットフェーズ符号よυクロック信
号を抽出するためのクロック再生回路、（３）（４］（
５］？ｉＤフリツグフロツプ、＋６＋＋７１はＴフリッ
プフロップ、（８１（９１はカウンタ、ａωＩは排他的
論理和回路、ａ２はアンドゲート回路、ａ３１（１４１
はインバータ回路である。
端子、（２１はスプリットフェーズ符号よυクロック信
号を抽出するためのクロック再生回路、（３）（４］（
５］？ｉＤフリツグフロツプ、＋６＋＋７１はＴフリッ
プフロップ、（８１（９１はカウンタ、ａωＩは排他的
論理和回路、ａ２はアンドゲート回路、ａ３１（１４１
はインバータ回路である。
次に、第４図を参照して動作について説明する。
尚、第４１１Ｊ ａ −１は夫々第３図６−１点におけ
る波形を示している。
る波形を示している。
スプリットフェーズ符号入力端子ｆｉｌより入力された
スプリット７工−ズ符号（第り図ａ参照）は、排他的論
理和回路（１１１１及びＤフリップ７０ツブ（３）のＤ
入力端子に印加される。このＤフリップ７０ッグ＋３］
のＯＫ両端子は、クロック再生回路（２）からのクロッ
ク信号（第４図す参照）が印加されており、Ｄフリップ
フロップ（３）は斯るクロック信号の立上りに応答して
スプリットフェーズ符号をラッチする。このラッチ出力
、即ちこのＤフリップフロップ（３）のＱ出力は、排他
的論理和回路（１αに印加される０ ところで、Ｄフリップ７０ツブ（３）のＱ出力は、スプ
リットフェーズ符号入力端子（１）に現在印加されてい
る符号の１ビット前の符号となるため、排他的論理和回
路叫では１ビット前の符号と現在の符号とが比較され、
インバータ回路（１３１の出力は第４図ｅに示す如く符
号が異なるときＬレベル、同じときＨレベルとなり、Ｄ
７リツプフロツグ（４）のＤ入力端子に印加される。
スプリット７工−ズ符号（第り図ａ参照）は、排他的論
理和回路（１１１１及びＤフリップ７０ツブ（３）のＤ
入力端子に印加される。このＤフリップ７０ッグ＋３］
のＯＫ両端子は、クロック再生回路（２）からのクロッ
ク信号（第４図す参照）が印加されており、Ｄフリップ
フロップ（３）は斯るクロック信号の立上りに応答して
スプリットフェーズ符号をラッチする。このラッチ出力
、即ちこのＤフリップフロップ（３）のＱ出力は、排他
的論理和回路（１αに印加される０ ところで、Ｄフリップ７０ツブ（３）のＱ出力は、スプ
リットフェーズ符号入力端子（１）に現在印加されてい
る符号の１ビット前の符号となるため、排他的論理和回
路叫では１ビット前の符号と現在の符号とが比較され、
インバータ回路（１３１の出力は第４図ｅに示す如く符
号が異なるときＬレベル、同じときＨレベルとなり、Ｄ
７リツプフロツグ（４）のＤ入力端子に印加される。
また、第４図すに示すクロック信号は、インバータ回路
（１４１を介してＴフリップ７０ツブ（６）の（ＥＫ端
子にも印加され、そのＱ出力（第４９２参照）はＴフリ
ップフロップ（７）のＱ出力（第４図り参照）と共に排
他的論理和回路（Ｉｌｌに印加される。また、斯る排他
的論理和回路（１１１の出力（第４図１参照）は、Ｄフ
リップフロッグ（４）（５）のＯＫ両端子アンドゲート
回路（Ｌｚ及びカウンタ（９）に印加される。
（１４１を介してＴフリップ７０ツブ（６）の（ＥＫ端
子にも印加され、そのＱ出力（第４９２参照）はＴフリ
ップフロップ（７）のＱ出力（第４図り参照）と共に排
他的論理和回路（Ｉｌｌに印加される。また、斯る排他
的論理和回路（１１１の出力（第４図１参照）は、Ｄフ
リップフロッグ（４）（５）のＯＫ両端子アンドゲート
回路（Ｌｚ及びカウンタ（９）に印加される。
ところで、第４図りに示すＴフリップフロップ（７）の
Ｑ出力がＬレベルであるとすると、Ｄフリップフロッグ
（６）のＱ出力（第４図１参照）と排他的論理和回路（
１１１の出力（第４図１参照）とは同じものとなる。
Ｑ出力がＬレベルであるとすると、Ｄフリップフロッグ
（６）のＱ出力（第４図１参照）と排他的論理和回路（
１１１の出力（第４図１参照）とは同じものとなる。
このとき、第４図の左側の状態においては、Ｄフリップ
７０ツブ（５）のＱ出力（第４図１参照）は、送信デー
タ符号１１′に対して１０“、送信データ符号１０“に
対して′１１となシ、符号が反転した復号データが得ら
れることになる。
７０ツブ（５）のＱ出力（第４図１参照）は、送信デー
タ符号１１′に対して１０“、送信データ符号１０“に
対して′１１となシ、符号が反転した復号データが得ら
れることになる。
これは、この時の判定タイミングがスプリットフェーズ
符号の１ビット（送信データ符号に対しては〃ビット）
分ずれているため、即ちタイミングの位相が１８０ずれ
ているためであり、現在の符号とそれより１ビット前の
符号とを比較した結果のインバータ回路（１３の出力信
号（第４図ｅ）のうち、判定タイミングにおいてのみ取
出したアンドゲート回路任２の出力信号（第４図ｋ）に
はＨレベルのパルスがタイミングパルスの確率的に約半
分の数だけ発生することになる。この信号を８桁２進カ
ウンタ（８）でカウントし ２Ｎ数のカウントによシカ
ウンタ（８）はオーバーフロー信号を出力し、Ｔフリッ
プフロップ（７）を反転させる。従って、そのＱ出力（
第４図ｈ）はＨレベルとなる。また、判定タイミングの
信号（第４図１）はＭ桁２進カウンタ（９）でカウント
されており ２Ｍ数カウントしたときリセットパルス全
カウンタ（８）へ出カシ、カウンタ（８）をリセットす
る。
符号の１ビット（送信データ符号に対しては〃ビット）
分ずれているため、即ちタイミングの位相が１８０ずれ
ているためであり、現在の符号とそれより１ビット前の
符号とを比較した結果のインバータ回路（１３の出力信
号（第４図ｅ）のうち、判定タイミングにおいてのみ取
出したアンドゲート回路任２の出力信号（第４図ｋ）に
はＨレベルのパルスがタイミングパルスの確率的に約半
分の数だけ発生することになる。この信号を８桁２進カ
ウンタ（８）でカウントし ２Ｎ数のカウントによシカ
ウンタ（８）はオーバーフロー信号を出力し、Ｔフリッ
プフロップ（７）を反転させる。従って、そのＱ出力（
第４図ｈ）はＨレベルとなる。また、判定タイミングの
信号（第４図１）はＭ桁２進カウンタ（９）でカウント
されており ２Ｍ数カウントしたときリセットパルス全
カウンタ（８）へ出カシ、カウンタ（８）をリセットす
る。
カウンタ（８）（９１の桁数を夫々Ｎ−５、Ｍ−７とす
ると、判定タイミングがずれているとさ、アンドゲート
回路（１２１の出力（第４図ｋ）は確率的に判定タイミ
ング信号（第４図１）の約半分のパルス数となり、カウ
ンタ（９）が２ 敬カウントする前に、カウンタ（８）
が２Ｎ数カウントしてオーバーフロー信号を出力し、カ
ウンタ（９）がリセットされると共にＴフリップフロッ
プ（７）が反転され、七のＱ出力はＬレベルからＨレベ
ルに変化し、排他的論理和回路（１１１の出力である判
定タイミング信号（第４図１）の位相が１８０変えられ
ることになる。これは今まで判定タイミング位相が１８
０ずれていたものであるから、その位相が１８０変えら
れたことにより正常な判定タイミング位相になり、正し
い復号が行なわれることになる。
ると、判定タイミングがずれているとさ、アンドゲート
回路（１２１の出力（第４図ｋ）は確率的に判定タイミ
ング信号（第４図１）の約半分のパルス数となり、カウ
ンタ（９）が２ 敬カウントする前に、カウンタ（８）
が２Ｎ数カウントしてオーバーフロー信号を出力し、カ
ウンタ（９）がリセットされると共にＴフリップフロッ
プ（７）が反転され、七のＱ出力はＬレベルからＨレベ
ルに変化し、排他的論理和回路（１１１の出力である判
定タイミング信号（第４図１）の位相が１８０変えられ
ることになる。これは今まで判定タイミング位相が１８
０ずれていたものであるから、その位相が１８０変えら
れたことにより正常な判定タイミング位相になり、正し
い復号が行なわれることになる。
（ハ）発明が解決しようとする問題点
上記従来の技術において、インバータ回路（１３１の出
力の発生確率は１データ当り〃であるから、カウンタ（
８）の設定値Ｎとカウンタ（９）の設定値Ｍとは、Ｎ
＜ Ｍ／ ２ の関係に設定する必要がある〇然し乍
ら、カウンタ（８）の設定値ＮをＭ／２ に近似した
値に設定すれば、原送信データ（デジタル信号：ＮＲＺ
信号）が１０“若しくは１１＃の状態が連続する頻度が
高い場合、アンドゲート回路（１ｚから出力されない状
態が継続し、実際は位相が１８０°ずれているにも拘わ
らず、正しい判定タイミング位相であると誤って判定す
る慣れがあり、また設定値Ｎを十分小さくした場合、ノ
イズによシカウンタが設定値となり、正常な判定タイミ
ング位相であるにも拘わらず、位相がずれたものと誤っ
て判定され、判定タイミング位相を１８０変えられる慣
れがあった。
力の発生確率は１データ当り〃であるから、カウンタ（
８）の設定値Ｎとカウンタ（９）の設定値Ｍとは、Ｎ
＜ Ｍ／ ２ の関係に設定する必要がある〇然し乍
ら、カウンタ（８）の設定値ＮをＭ／２ に近似した
値に設定すれば、原送信データ（デジタル信号：ＮＲＺ
信号）が１０“若しくは１１＃の状態が連続する頻度が
高い場合、アンドゲート回路（１ｚから出力されない状
態が継続し、実際は位相が１８０°ずれているにも拘わ
らず、正しい判定タイミング位相であると誤って判定す
る慣れがあり、また設定値Ｎを十分小さくした場合、ノ
イズによシカウンタが設定値となり、正常な判定タイミ
ング位相であるにも拘わらず、位相がずれたものと誤っ
て判定され、判定タイミング位相を１８０変えられる慣
れがあった。
四 問題点を解決するための手段
上記の問題点に鑑み、本発明はスプリットフェーズ符号
化された送信データを復号する復号回路に於いて、スプ
リットフェーズ符号よシ第１のクロック信号を抽出する
回路と、この回路にて抽出されたクロック信号より位相
が互いに１８０異なる第２及び第３のクロック信号を作
成するための回路と、前記第１のクロック信号に基づき
スプリットフェーズ符号とその１ビット前のスプリット
フェーズ符号とを比較判定する回路と、この回路からの
判定出力と前記第２及び第３のクロック信号とを夫々比
較する回路と、この回路による比較一致信号を夫々カウ
ントする複数のカウンタと、このカウンタの出力に基づ
き前記第２及び第３のクロック信号の内、いずれかのク
ロック信号Ｊｔ選択する回路とを設け、この回路にて選
択された第２若しくは第３のクロック信号にて前記スプ
リットフェーズ符号を復号するように構成し７ｃ。
化された送信データを復号する復号回路に於いて、スプ
リットフェーズ符号よシ第１のクロック信号を抽出する
回路と、この回路にて抽出されたクロック信号より位相
が互いに１８０異なる第２及び第３のクロック信号を作
成するための回路と、前記第１のクロック信号に基づき
スプリットフェーズ符号とその１ビット前のスプリット
フェーズ符号とを比較判定する回路と、この回路からの
判定出力と前記第２及び第３のクロック信号とを夫々比
較する回路と、この回路による比較一致信号を夫々カウ
ントする複数のカウンタと、このカウンタの出力に基づ
き前記第２及び第３のクロック信号の内、いずれかのク
ロック信号Ｊｔ選択する回路とを設け、この回路にて選
択された第２若しくは第３のクロック信号にて前記スプ
リットフェーズ符号を復号するように構成し７ｃ。
（ホ）作 用
上記構成において、スプリットフェーズ符号より抽出さ
れた第１のクロック信号に基づいて現在のスプリットフ
ェーズ符号とその１ビット前のスプリットフェーズ符号
とを比較判定し、この判定結果と前記第１のクロック信
号より作成された位相が互いに１８０°異なる第２及び
第３のクロック信号とを夫・マ比較する０この比較によ
る夫々の比較一致は号を複数のカウンタにて夫々カウン
トし、設定値をカウントしたカウンタの出力にて、この
カウンタへの比較一致信号を作成するために使用さｎた
クロック信号とは異なるクロック信号をスプリットフェ
ーズ符号復号用クロック信号として用いるよう作用する
。
れた第１のクロック信号に基づいて現在のスプリットフ
ェーズ符号とその１ビット前のスプリットフェーズ符号
とを比較判定し、この判定結果と前記第１のクロック信
号より作成された位相が互いに１８０°異なる第２及び
第３のクロック信号とを夫・マ比較する０この比較によ
る夫々の比較一致は号を複数のカウンタにて夫々カウン
トし、設定値をカウントしたカウンタの出力にて、この
カウンタへの比較一致信号を作成するために使用さｎた
クロック信号とは異なるクロック信号をスプリットフェ
ーズ符号復号用クロック信号として用いるよう作用する
。
（へ）実施例
第１図は本発明の一実施例を示す図で、ｊはスプリット
フェーズ符号入力端子、ｕｌｌはスプリットフェーズ符
号よシクロツク信号を抽出するため゛のクロック再生回
路、ｔ２２はクロック再生回路Ｑυよシのクロック信号
から位相が互いＶＣｌ３０異なる第２及び第３のクロッ
ク信号を作成するためのクロック作成回路となるＴフリ
ップ７０ツブ、ツはクロック再生回路ｃｌＩＩからのク
ロック信号に基づき現在のスプリットフェーズ符号とそ
の１ビット前のスプリットフェーズ符号とを比較判定す
るための比較判定回路となる排他的論理和回路、ｔｚ４
１ｃ！ｓはインバータ回路ｅＱにて反転された排他的論
理和回路Ｃ２Ｊ出力と第２クロツク信号〔Ｔフリップフ
ロップののＱ出力〕若しくは第３クロツク信号〔Ｔフリ
ップフロップののＱ出力口を二人力とする比較回路とな
るアンドゲート回路、＠Ｃ２Ｆ！Ｊはアンドゲート回路
（２）■出力を夫々カウントする同−設定値のカウンタ
、四はカウンタ□□□砂のオーバーフロー信号を二人力
とするオアゲート回路で、その出力でカウンタ（５）Ｃ
２８１’ｔリセツトする。■はカウンターのオーバーフ
ロー信号がＳ端子に、カウンタｃ！＆のオーバーフロー
信号がＲ端子に夫々印加されるＲＳフリップフロック、
ｕＤはＲＳフリップフロップ圓のＱ端子出力で切換制御
される選択回路となるマルチプレクサ、（至）Ｃ（３（
至）はＤフリラグ２０ツブである０ 次に、第２図を参照して説明する。尚、第２図ａ−ｅは
夫々第１図６−ｙ ｌにおける波形を示している。
フェーズ符号入力端子、ｕｌｌはスプリットフェーズ符
号よシクロツク信号を抽出するため゛のクロック再生回
路、ｔ２２はクロック再生回路Ｑυよシのクロック信号
から位相が互いＶＣｌ３０異なる第２及び第３のクロッ
ク信号を作成するためのクロック作成回路となるＴフリ
ップ７０ツブ、ツはクロック再生回路ｃｌＩＩからのク
ロック信号に基づき現在のスプリットフェーズ符号とそ
の１ビット前のスプリットフェーズ符号とを比較判定す
るための比較判定回路となる排他的論理和回路、ｔｚ４
１ｃ！ｓはインバータ回路ｅＱにて反転された排他的論
理和回路Ｃ２Ｊ出力と第２クロツク信号〔Ｔフリップフ
ロップののＱ出力〕若しくは第３クロツク信号〔Ｔフリ
ップフロップののＱ出力口を二人力とする比較回路とな
るアンドゲート回路、＠Ｃ２Ｆ！Ｊはアンドゲート回路
（２）■出力を夫々カウントする同−設定値のカウンタ
、四はカウンタ□□□砂のオーバーフロー信号を二人力
とするオアゲート回路で、その出力でカウンタ（５）Ｃ
２８１’ｔリセツトする。■はカウンターのオーバーフ
ロー信号がＳ端子に、カウンタｃ！＆のオーバーフロー
信号がＲ端子に夫々印加されるＲＳフリップフロック、
ｕＤはＲＳフリップフロップ圓のＱ端子出力で切換制御
される選択回路となるマルチプレクサ、（至）Ｃ（３（
至）はＤフリラグ２０ツブである０ 次に、第２図を参照して説明する。尚、第２図ａ−ｅは
夫々第１図６−ｙ ｌにおける波形を示している。
スプリットフェーズ符号入力端子のよシ入力されたスプ
リットフェーズ符号（第２図ａ）は、排他的論理和回ｊ
１！■及びＤ７リツプ７０ツブ（至）のＤ端子に入力さ
れる。このＤフリップフロップ（至）のＯＫ両端子は、
クロック再生回路のからのクロック信号（第２図ｂ）が
入力されており、Ｄフリップフロツプ（至）は斯るクロ
ック信号の立上如に応答してスプリットフェーズ符号を
ラッチする。このラッチ出力、即ちこのＤフリップフロ
ップ（２）のＱ端子出力は、排他的論理和回路＠に印加
される。
リットフェーズ符号（第２図ａ）は、排他的論理和回ｊ
１！■及びＤ７リツプ７０ツブ（至）のＤ端子に入力さ
れる。このＤフリップフロップ（至）のＯＫ両端子は、
クロック再生回路のからのクロック信号（第２図ｂ）が
入力されており、Ｄフリップフロツプ（至）は斯るクロ
ック信号の立上如に応答してスプリットフェーズ符号を
ラッチする。このラッチ出力、即ちこのＤフリップフロ
ップ（２）のＱ端子出力は、排他的論理和回路＠に印加
される。
ところで、Ｄフリップフロラプ面のＱ端子出力は、スプ
リットフェーズ符号入力端子■に現在入力されている符
号の１ビット前の符号となるため、排他的論理和回路の
では１ビット前の符号と現在の符号とが比較判定され、
インバータ回路部の出力は第２図８に示す如く符号が異
なるときＬレベル、同じときＨレベルとなり、アンドゲ
ート回路Ｃ！４１四へ印加される。
リットフェーズ符号入力端子■に現在入力されている符
号の１ビット前の符号となるため、排他的論理和回路の
では１ビット前の符号と現在の符号とが比較判定され、
インバータ回路部の出力は第２図８に示す如く符号が異
なるときＬレベル、同じときＨレベルとなり、アンドゲ
ート回路Ｃ！４１四へ印加される。
また、第２図すに示すクロック信号は、Ｔ ７ ’）々
第２図／、 ＩＩに示す如くなる。
第２図／、 ＩＩに示す如くなる。
斯るＴフリップフロッグ（２ｚのＱ端子出力はアンドゲ
ート回路ｔ２４１に、またＱ端子出力はアンドゲート回
路部に夫々印加され、インバータ回路■を介してアンド
ゲート回路（２４＋のに印加される排他的論理和回路の
からの出力と比較される。
ート回路ｔ２４１に、またＱ端子出力はアンドゲート回
路部に夫々印加され、インバータ回路■を介してアンド
ゲート回路（２４＋のに印加される排他的論理和回路の
からの出力と比較される。
斯る比較の結果、比較一致信号が存在すれば、斯る比較
一致信号をカウンタ鰭若しくはムにてカウントする。
一致信号をカウンタ鰭若しくはムにてカウントする。
今、第２図１に示す如くアンドゲート回路部）にＨレベ
ル出力信号（比較一致信号）が存在したとすれば、カウ
ンタ（２８）にて斯る比較一致信号をカウントし、設定
値に達すると、オーバーフロー信号を出力する。斯るオ
ーバーフロー信号は、オアゲート回路ｃｌ！９１を介し
てカウンタ（２７）（２＆のリセット１子に入力され、
カウンタ（２７３１２８１はリセットされる。また、上
記オーバーフロー信号は、Ｒ８フリップフロッグ俣）の
Ｒ端子に印加されるため、このＲ８７リツプ７０ツブ■
のＱ端子出力はＬレベルとなる。
ル出力信号（比較一致信号）が存在したとすれば、カウ
ンタ（２８）にて斯る比較一致信号をカウントし、設定
値に達すると、オーバーフロー信号を出力する。斯るオ
ーバーフロー信号は、オアゲート回路ｃｌ！９１を介し
てカウンタ（２７）（２＆のリセット１子に入力され、
カウンタ（２７３１２８１はリセットされる。また、上
記オーバーフロー信号は、Ｒ８フリップフロッグ俣）の
Ｒ端子に印加されるため、このＲ８７リツプ７０ツブ■
のＱ端子出力はＬレベルとなる。
従って、斯るＲＳフリップフロップ［有］のＱ端子出力
にて切換制御されるマルチプレクサｌ３１１が八人力選
択状態に設定され、Ｄフリップフロップ田のＤ入力端子
にはＴフリップフロップ＋２２のＱ端子出力が印加され
る。斯るＤフリップフロップ田は、クロック再生回路（
２１１からのクロック信号に基づいてマルチプレクサ６
Ｄの出力〔即ち、ＴフリツブフロツプツのＱ端子出力〕
をラッチする。
にて切換制御されるマルチプレクサｌ３１１が八人力選
択状態に設定され、Ｄフリップフロップ田のＤ入力端子
にはＴフリップフロップ＋２２のＱ端子出力が印加され
る。斯るＤフリップフロップ田は、クロック再生回路（
２１１からのクロック信号に基づいてマルチプレクサ６
Ｄの出力〔即ち、ＴフリツブフロツプツのＱ端子出力〕
をラッチする。
更に、このラッチ出力、即ちＤフリップ７０ツノ田のＱ
端子出力はＤフリップ７０ツブ■のＯＫ端子に入力され
、Ｄフリップ７Ｑツブ（至）は上記Ｄフリップフロップ
ωのＱ端子出力に基づきスプリントフェーズ符号入力端
子駒よシ印加されたスプリットフェーズ符号をラッチし
、以って原送信データ（ＮＲＺ信号）を復号する。
端子出力はＤフリップ７０ツブ■のＯＫ端子に入力され
、Ｄフリップ７Ｑツブ（至）は上記Ｄフリップフロップ
ωのＱ端子出力に基づきスプリントフェーズ符号入力端
子駒よシ印加されたスプリットフェーズ符号をラッチし
、以って原送信データ（ＮＲＺ信号）を復号する。
尚、本発明は上記実施例に駆足されるものではなく、種
々の変更が可能である。
々の変更が可能である。
（ト） 発明の効果
本発明に依れば、スプリットフェーズ符号化された送信
データを復号する復号回路に於いて、スプリットフェー
ズ符号より第１のクロック信号を抽出する回路と、この
回路にて抽出されたクロック信号より位相が互いに１８
０異なる第２及び第３のクロック信号を作成するだめの
回路と、前記第１のクロック信号に基づきスプリットフ
ェーズ符号とその１ビット前のスズリット７工−ズ符号
とを比較判定する回路と、この回路からの判定出力と前
記第２及び第３のクロック信号とを夫々比較する回路と
、この回路による比較一致信号を夫々カウントする複数
のカウンタと、このカウンタの出力に基づき前記第２及
び第３のクロック信号の内、いずｎかのクロック信号を
選択する回路とを設け、この回路にて選択された第２若
しくは第３のクロック信号にて＠記スプリットフェーズ
符号を復号するようになしたので、原送信データが１０
“若しくは１１“が連続する場合にも正常なタイ之ング
位相を得ることが出来ると共にノイズ等による：Ａ選択
の発生を未然に防止することが出来る。
データを復号する復号回路に於いて、スプリットフェー
ズ符号より第１のクロック信号を抽出する回路と、この
回路にて抽出されたクロック信号より位相が互いに１８
０異なる第２及び第３のクロック信号を作成するだめの
回路と、前記第１のクロック信号に基づきスプリットフ
ェーズ符号とその１ビット前のスズリット７工−ズ符号
とを比較判定する回路と、この回路からの判定出力と前
記第２及び第３のクロック信号とを夫々比較する回路と
、この回路による比較一致信号を夫々カウントする複数
のカウンタと、このカウンタの出力に基づき前記第２及
び第３のクロック信号の内、いずｎかのクロック信号を
選択する回路とを設け、この回路にて選択された第２若
しくは第３のクロック信号にて＠記スプリットフェーズ
符号を復号するようになしたので、原送信データが１０
“若しくは１１“が連続する場合にも正常なタイ之ング
位相を得ることが出来ると共にノイズ等による：Ａ選択
の発生を未然に防止することが出来る。
第１図は本発明の一実施例を示す図、第２図はその各部
波形を示す図、第３図は従来例を示す図、第４（２Ｉは
その各部波形を示す因である。 ｃ２１１・・・クロック再生回路、（２ｚ・・・Ｔフリ
ップフロップ、 シ３・・・排他的論理和回路、 Ｑ、
↓１ｔ２５１・・・アンドゲート回路、（２７］（２８
１・・・カウンタ、Ｃ（υ・・・マルチプレクサ０
波形を示す図、第３図は従来例を示す図、第４（２Ｉは
その各部波形を示す因である。 ｃ２１１・・・クロック再生回路、（２ｚ・・・Ｔフリ
ップフロップ、 シ３・・・排他的論理和回路、 Ｑ、
↓１ｔ２５１・・・アンドゲート回路、（２７］（２８
１・・・カウンタ、Ｃ（υ・・・マルチプレクサ０
Claims (1)
- （１）スプリットフェーズ符号化された送信データを復
号する復号回路に於いて、スプリットフェーズ符号より
第１のクロック信号を抽出する回路と、この回路にて抽
出されたクロック信号より位相が互いに１８０°異なる
第２及び第３のクロック信号を作成するためのクロック
作成回路と、前記第１のクロック信号に基づきスプリッ
トフェーズ符号とその１ビット前のスプリットフェーズ
符号とを比較判定する比較判定回路と、この回路からの
判定出力と前記第２及び第３のクロック信号とを夫々比
較する比較回路と、この回路による比較一致信号を夫々
カウントする複数のカウンタと、このカウンタの出力に
基づき前記第２及び第３のクロック信号の内、いずれか
のクロック信号を選択する選択回路とを設け、この選択
回路にて選択された第２若しくは第３のクロック信号に
て前記スプリットフェーズ符号を復号するようになした
ことを特徴とするスプリットフェーズ符号復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235918A JPS6295026A (ja) | 1985-10-22 | 1985-10-22 | スプリツトフエ−ズ符号復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235918A JPS6295026A (ja) | 1985-10-22 | 1985-10-22 | スプリツトフエ−ズ符号復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295026A true JPS6295026A (ja) | 1987-05-01 |
Family
ID=16993166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235918A Pending JPS6295026A (ja) | 1985-10-22 | 1985-10-22 | スプリツトフエ−ズ符号復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617436A (ja) * | 1991-01-30 | 1994-01-25 | Sanko Kensetsu Kogyo Kk | コンクリート構造物 |
-
1985
- 1985-10-22 JP JP60235918A patent/JPS6295026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617436A (ja) * | 1991-01-30 | 1994-01-25 | Sanko Kensetsu Kogyo Kk | コンクリート構造物 |
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