JP2577628B2 - 符号化方法および符号処理回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、公衆ディジタル通信やLAN（ローカル・
エリア・ネットワーク）、各種機械内の制御用ネットワ
ーク等々、シリアル信号伝送によってデータ通信を行な
う通信系に採用されて好適な符号化方法および符号処理
回路に関する。

〔従来の技術〕

上記のようなシリアル信号伝送によってデータ通信を
行なう通信系にあっては、シリアル信号からなるデータ
自体にタイミング情報が含まれていることが望ましい。
すなわち、データのビットパターンが論理“0"の連続や
論理“1"の連続であっても、受信側で、このタイミング
抽出が可能となることが望ましい。

こうした信号伝送を可能とする符号化方法として、従
来より良く知られているものに、CMI符号化（CMI変
調）、DMI符号化（DMI変調）およびマンチェスタ符号化
（マンチェスタ変調）等の符号化方法がある。第６図
に、原データ信号として実際のデータ処理や制御に用い
られるNRZ（ノン・リターン・ゼロ）符号信号との対比
のもとに、これら各符号化方法による符号化形態を一覧
する。

この第６図では、同第６図（ａ）に例示するデータ内
容（論理内容）に対し、NRZ符号信号をはじめとする上
記各符号化（変調）信号が、それぞれいかなる論理レベ
ルの推移をもって形成されているかを示しており、この
第６図に基づき、上記各符号化方法を対比してこれを考
察すれば、以下の結論を得る。

（イ）第６図（ｃ）に示されるCMI符号では、都度の信
号（パルス）立ち上がりタイミングが、いずれもデータ
の区切り目、すなわち単位ビット期間の区切り目に同期
する。これら信号立ち上がりタイミングが単位ビット期
間（データ期間）の途中にくることは絶対にない。

（ロ）第６図（ｄ）に示されるDMI符号および第６図
（ｅ）に示されるマンチェスタ符号はいずれも、データ
内容の論理“0"あるいは論理“1"が連続する場合でも、
その符号論理レベルが立ち上がり方向あるいは立ち下が
り方向に適宜に変化して、データタイミングの抽出が可
能になるとはいえ、上記CMI符号のような規則性は生じ
ない。すなわち、上記立ち上がりのタイミングであれば
立ち下がりのタイミングであれ、いずれか特定されるタ
イミングが必ずしも単位ビット期間の区切り目（データ
の区切り目）に同期するとは限らない。同第６図に
「Ｏ」，「Ｘ」をもって参考までに付記したように、例
えば立ち上がりタイミングに限っていえば、このタイミ
ングは、単位ビット期間の区切り目にくることもあれ
ば、単位ビット期間の途中にくることもある。このこと
は、立ち下がりタイミングについても同様である。

したがって、DMI符号やマンチェスタ符号の場合は、
これを復調（復号）する際、実際の処理対象データを受
入する前に、論理“0"あるいは論理“1"に相当する擬似
信号を予めしばらくの間受入して、上記単位ビット期間
の区切り目を見定めた後、常時、過去の経歴との対比の
もとに、上記受入される処理対象データについての復調
を行なわなければならないが、CMI符号の場合には、こ
れを復調（復号）する際に、信号の立ち上がりタイミン
グを単位ビット期間の区切り目と判断することができる
ことから、例えばこの立ち上がり信号によってトリガさ
れる回路を用いることで、処理対象データから直接にそ
のデータタイミングを検出し、ひいてはその復調を行な
うことができるようになる。また、上記の如く過去の経
歴との対比のもとに復調（復号）を行なうDMI符号やマ
ンチェスタ符号では、何らかの原因で受入データの半ビ
ットでも取り損なうようなことがあると、これによって
経歴に狂いが生じ、上記単位ビット期間の区切り目を検
出することができなくなる。すなわち復調不能となる。
この点、処理対象データから直接にデータタイミングが
検出されるCMI符号では、その復調の途中で狂いが生じ
ても、その影響が後々まで持続されることはない。

こうした事情から、シリアル信号伝送によるデータ通
信系に採用される符号化方法としては、上記CMI符号化
による符号化方法が近年注目を集めている。

〔発明が解決しようとする課題〕

以上のように、CMI符号は、DMI符号やマンチェスタ符
号等に比べて使い易い符号ではあるが、その第６図
（ｃ）に示される符号化態様からも明らかなように、デ
ータタイミングの検出に用いられる同符号化信号の立ち
上がりタイミングは、その間隔に最大で３ビット分のビ
ット期間が相当した開きが生じる（同第６図（ｃ）に付
記の矢印参照）。このことは、その復調（復号）のため
に使用する基本クロックの周波数をデータクロック（デ
ータの単位ビット期間同期信号）の周波数よりもかなり
高い値としておかなければならず（通常16倍程度）、ひ
いてはその復調（復号）回路にも、それなりの高周波対
策を施しておかなければならないことを意味する。

この発明は、こうした実情に鑑みてなされたものであ
り、復調（復号）の際の取り扱いをより容易として、復
調（復号）回路の負担を更に軽減することのできる新規
な符号化方法および符号処理回路を提供することを目的
とする。

〔課題を解決するための手段〕

この発明では、NRZ符号信号の各単位ビット期間に対
応して、前記単位ビット期間が論理第１レベルにあると
き、同単位ビット期間の前半期に対応して論理第２レベ
ル若しくは論理第１レベルとなり、後半期に対応して論
理第１レベル若しくは論理第２レベルとなる信号に符号
化し、前記単位ビット期間が論理第２レベルにあると
き、同単位ビット期間に対応して論理第２レベル若しく
は論理第１レベルとなり、以降前記単位ビット期間が論
理第２レベルにあるビット期間だけ、各々その単位ビッ
ト期間毎に、この論理第２レベル若しくは論理第１レベ
ルと論理第１レベル若しくは第２レベルとを交互に繰り
返す信号に符号化するようにする。

〔作用〕

このような規則をもって符号化するようにすれば、NR
Z符号信号の単位ビット期間が論理第１レベル、例えば
論理“0"レベルにあるときは、同単位ビット期間の前半
期に論理“1"レベルとなり、後半期に論理“0"レベルと
なる。CMI符号と同様の形態の符号信号、若しくはこれ
を論理反転した符号信号が得られ、またNRZ符号信号の
単位ビット期間が論理第２レベル、例えば論理“1"レベ
ルにあるときは、その最初の単位ビット期間に必ず論理
“1"レベルとなり、以降同NRZ符号信号の単位ビット期
間が論理“1"レベルにあるビット期間だけ、各々その単
位ビット期間毎に、この論理“1"レベルと論理“0"レベ
ルとを交互に繰り返す符号信号、若しくはこれを論理反
転した符号信号が得られる。すなわち、この例示した論
理レベルでいえば、CMI符号の場合にその信号立ち上が
りタイミング間隔が最大の３ビット期間となるデータ内
容「1,0,1」であっても、その３番目の単位ビット期間
に移行する際には、必ず信号の立ち上がり、若しくは上
記論理反転に基づく立ち下がりが生じることとなり、こ
うした符号化によって、最大の間隔となる信号立ち上が
りタイミング若しくは信号立ち下がりタイミングの開き
は、２ビット分のビット期間に短縮される。このこと
は、その復調（復号）のための使用する基本クロックの
周波数を、CMI符号の場合に比べて約その1/2（データク
ロックの８倍程度）に低下させても同等の復調（復号）
処理を遂行することができ、またCMI符号の場合と同じ
周波数の基本クロックを使用するのであれば、データの
伝送速度を約その２倍程度に高めることができることを
意味する。勿論、この符号化方法によっても、CMI符号
について述べた前記の利点は全て維持される。

〔実施例〕

第１図に、前記CMI符号と対比して、この発明の符号
化方法にかかる符号形態を例示する。

すなわち、第１図（ａ）に例示するデータ内容（論理
内容）に対応して、その論理レベルが同第１図（ｂ）に
示される態様で決定されるNRZ符号信号を、CMI符号の場
合には、第１図（ｃ）に示される論理形態をもって符号
化していたのに対し、この発明にかかる符号化方法で
は、第１図（ｄ）に示される論理形態をもって符号化す
る。

因みに、上記CMI符号における符号化に際しての符号
則は、次表第１表に総括する態様で与えられる。

これに対し、この発明にかかる符号化方法では、第１
図（ｄ）に示す論理形態を満足させるために、次表第２
表に総括する態様をもって、その符号則を与えるように
する。

これら第１表および第２表あるいは第１図（ｃ）およ
び（ｄ）を比較して明らかなように、NRZ符号号が論理
“0"レベルにあるときの符号則あるいは符号化形態は、
CMI符号の場合もこの発明にかかる新符号の場合も同様
であるが、NRZ符号が論理“1"にあるときの符号則ある
いは符号化形態は、CMI符号とこの発明にかかる新符号
とで、基本的に異なったものとなる。すなわち、NRZ符
号が論理“1"レベルにあるとき、CMI符号の場合には、
常に前回の同条件における符号化信号との比較のもと
に、当該単位ビット期間での符号化論理レベルを決定す
ることとなるが、この発明にかかる新符号の場合には、
当該単位ビット期間の直前の単位ビット期間におけるNR
Z符号の論理レベルを参照することで足りる。そして結
果的には、自らの符号化信号の直前の単位ビット期間後
半の論理レベルと反対の論理レベルに符号化されること
となる（ただし、NRZ符号論理“1"レベル期間）。

こうした符号化により、第１図（ｃ）および（ｄ）に
矢印をもって付記したように、最大の間隔となる信号立
ち上がりタイミングの開きは、CMI符号の場合の３ビッ
ト分のビット期間から２分ビット分のビット期間に短縮
されるようになる。したがって、CMI符号と同様、これ
を復調（復号）する際に、信号の立ち上がりタイミング
を単位ビット期間の区切り目と判断することができるこ
とは勿論、基本クロックの周波数ずれや、デューティー
の狂い等に対しても影響を受け難くなり、CMI符号の復
調に用いられる基本クロックよりも低い（約1/2の）周
波数の基本クロックを用いて、十分実用に耐え得る符号
復調（復号）を行なうことができるようにもなる。

第２図および第４図に、こうした符号化方法を採用し
た変調（符号化）回路および復調（復号）回路の一例を
それぞれ示す。

第３図は、第２図に示す変調回路の動作例を示すタイ
ミングチャートであり、はじめに、第２図および第３図
を併せ参照して、変調回路の構成並びに動作について詳
述する。

この変調回路は、NRZ符号信号NRZとデータクロックfD
とをそれぞれ入力して、このNRZ符号信号NRZよりも半ビ
ットだけ遅れた変調信号（前記の新符号信号）MDを出力
する回路であり、上記データクロックfDの立ち下がりタ
イミングに基づいてデータラッチするＤフリップフロッ
プFF1、およびこのフリップフロップFFの（反転端
子）出力と上記入力されるNRZ符号信号NRZとの論理積を
とってこの論理積出力をフリップフロップFF1へのデー
タ入力とするアンド回路AD1からなって、フリップフロ
ップFF1のＱ出力に基づきデータ「１」（NRZ符号信号NR
Zの論理“1"レベル）に関しての符号化（変調）を実行
する第１符号化論理回路11と、上記入力されるNRZ符号
信号NRZとデータクロックfDとの各論理反転信号の論理
積をとるアンド回路（ノア回路）AD2からなって、この
論理積出力に基づきデータ「０」（NRZ符号信号NRZの論
理“0"レベル）に関しての符号化を実行する第２符号化
論理回路12と、これら第１および第２符号化論理回路11
および12の各出力の論理和をとるオア回路OR1からなっ
て、上記入力されるNRZ符号信号NRZのデータ「１」およ
び「０」にそれぞれ対応した符号信号MDを出力する論理
ゲート回路13と、をそれぞれ具えて構成される。

こうした変調回路において、例えばいま、第３図
（ａ）に示すデータ内容に対応して、第３図（ｂ）に示
す態様を有するNRZ符号信号NRZが、第３図（ｃ）に示す
データクロックfDと共に入力されたとすると、上記第１
符号化論理回路11を構成するフリップフロップFF1で
は、上記データクロックfDに同期して、これが立ち下が
る毎に、アンド回路AD1の論理積出力をラッチする。入
力されるNRZ符号信号NRZが論理“0"レベルにある期間
は、このアンド回路AD1の論理積出力も常に論理“0"レ
ベルに保持されることから、フリップフロップFF1の少
なくともこの期間におけるＱ出力は論理“0"レベルに維
持され、また出力は論理“1"レベルに維持される。な
お、この出力が論理“1"レベルに維持されるというこ
とは、上記入力されるNRZ符号信号NRDが論理“1"となる
ことを条件に、アンド回路AD1の論理積出力が論理“1"
レベルに反転し、このときのデータクロックfDの立ち下
がりタイミングに基づいて同フリップフロップFF1にも
この論理“1"レベルの信号がラッチされることを意味す
る。また、こうして論理“1"レベルの信号がラッチされ
れば、その時点で同フリップフロップFF1のＱ出力は論
理“1"レベルに、出力は論理“0"レベルにそれぞれ反
転される。こうしてフリップフロップFF1の出力が論
理“0"レベルとなった場合には、上記NRZ符号信号NRZと
して次の単位ビット期間が論理“1"レベルに維持されて
も、該次の単位ビット期間に対応しては、論理“0"レベ
ルの信号が同フリップフロップFF1にラッチされる。す
なわち、このフリップフロップFF1には、入力NRZ符号信
号NRZとしてこの論理“1"レベルが維持される期間だ
け、その単位ビット期間毎に、論理“1"レベルの信号と
論理“0"レベルの信号とが交互にラッチされることとな
る。勿論このことは、先の第２表に示した符号則に一致
する。第３図（ｄ）は、こうした第１符号化論理回路11
による処理信号（フリップフロップFF1のＱ出力）S11の
変化態様を示す。

他方、アンド回路AD2からなる上記第２符号化論理回
路12では、入力NRZ符号信号NRZの論理反転信号とデータ
クロックfDの論理反転信号とをそれぞれ受入してこの論
理積をとることにより、その出力として、第３図（ｅ）
に示す態様を有する処理信号S12を得る。これは、入力N
RZ符号信号NRZのデータ内容（第３図（ａ）および
（ｂ）参照）におけるデータ「０」の部分を先の第２表
に示した符号則に基づいて符号化した内容に外ならな
い。

オア回路OR1からなる論理ゲート回路13は、これら第
１および第２符号化論理回路11および12による各符号化
出力、すなわちデータ「１」部分を符号化した内容を有
する信号S11およびデータ「０」の部分を符号化した内
容を有する信号S12の論理和をとる回路であり、その出
力MDは、第３図（ｆ）に示されるように、また第３図
（ｇ）に付記するように、入力NRZ符号信号NRZから0.5
ビットだけ遅れてこれと同一データ内容を示す前述した
新符号の信号となる。

第５図は、第４図に示す復調回路の動作例を示すタイ
ミングチャートであり、次に、第４図および第５図を併
せ参照して、復調回路の構成並びに動作について詳述す
る。

この復調回路は、データ入力端子が常時論理レベル
“1"に保持されてそのクロック入力端子に変調信号（前
記新符号信号）MDを受入するようになるＤフリップフロ
ップFF2、およびこのＱ出力を論理反転して同フリップ
フロップFF2のクリア端子（論理反転端子となってい
る）に加えるインバータINV1からなって、上記変調信号
MDの立ち上がりを検出する立ち上がり検出回路21と、上
記フリップフロップFF2のＱ出力をクリア端子に受入し
て外部の図示しない発振器から比えられる前記データク
ロックfDの８倍の周波数を有する基本クロック信号8fD
に基づき計数動作を実行するバイナリーカウンタCT、お
よびこのQ1出力（周波数2fD）とQ2出力（周波数fD）と
の論理積条件に基づいてタイミング信号CKBを形成する
アンド回路AD3、および同カウンタCTのQ2出力を論理反
転するインバータINV2、および同カウンタCTのQ1出力と
このインバータINV2の出力との論理積条件に基づいてタ
イミング信号CKAを形成するアンド回路AD4からなるタイ
ミング信号形成回路22と、これら形成されたタイミング
信号CKAおよびCKBの論理和をとるオア回路OR2、および
上記カウンタCTのQ2出力をデータ入力端子にまたこのオ
ア回路OR2の出力をクロック入力端子にそれぞれ受入す
るＤフリップフロップFF3からなって、上記のデータク
ロックfDを生成出力するクロック生成回路23と、上記立
ち上がり検出回路21とは別途に上記入力された変調信号
MDをデータ入力端子にまた上記タイミング信号CKAをク
ロック入力端子にそれぞれ受入するＤフリップフロップ
FF4からなって、同変調信号MDをタイミング信号CKAに基
づきラッチする第１ラッチ回路24と、同じく上記入力さ
れた変調信号MDをデータ入力端子にまた上記タイミング
信号CKBをクロック入力端子にそれぞれ受入するＤフリ
ップフロップFF5からなって、同変調信号MDをタイミン
グ信号CKBに基づきラッチする第２ラッチ回路25と、上
記第１ラッチ回路24を構成するフリップフロップFF4の
Ｑ出力をデータ入力端子にまた上記タイミング信号CKB
をクロック入力端子にそれぞれ受入するＤフリップフロ
ップFF6、およびこのフリップフロップFF6の出力と上
記第２ラッチ回路25を構成するフリップフロップFF5の
Ｑ出力との論理和をとるオア回路OR3からなって、上記
第１および第２ラッチ回路24および25の各ラッチ内容に
基づきNRZ符号と新符号との間の前記定められた論理関
係（第１図参照）が満足される態様でこれをNRZ符号信
号に変換する符号変換回路26と、この符号変換出力すな
わち上記オア回路OR3の出力をデータ入力端子にまた上
記タイミング信号CKAをクロック入力端子にそれぞれ受
入するＤフリップフロップFF7からなって同符号変換出
力波形を整形する波形整形回路27とをそれぞれ具えて構
成される。

こうした復調回路において、例えばいま、第５図
（ｈ）に示す態様で変調信号MDが入力されたとすると、
上記立ち上がり検出回路21を構成するフリップフロップ
FF2は、該変調信号MDが立ち上がる毎にセットとリセッ
トとを繰り返し、結局その出力として、同変調信号MDの
立ち上がり部分に同期したワンショット状のパルス信号
を出力することとなる。このパルス信号すなわち立ち上
がり検出信号は、上記タイミング信号形成回路22を構成
するカウンタCTのクリア端子に加えられる。なお、第５
図（ｇ）に付記する入力データ内容とこの第５図（ｈ）
に示す入力変調信号MDとの対比からも明らかなように、
こうして得られる立ち上がり検出信号とは、必ずデータ
のビット期間のいずれかの区切り部分を示す信号となる
ものであり、こうした信号に基づいてクリアされる上記
カウンタCTでは、上記入力変調信号MDによって示される
データの区切り位置に同期する態様で、その加えられる
基本クロック信号8fDの計数を実行するようになる。第
５図（ａ）はこの基本クロック信号8fDを、また第５図
（ｂ）および（ｃ）は上記カウンタCTの計数出力Q1およ
びQ2をそれぞれ示す。因みに、同カウンタCTの計数出力
Q0は上記基本クロック信号8fDを２分周した4fDの周波数
を有する信号となる。

タイミング信号形成回路22は、カウンタCTのこうした
計数出力Q1およびQ2に関する上述した態様での論理積条
件に基づいて上記のタイミング信号CKAおよびCKBを形成
出力する。第５図（ｄ）はこうして形成されるタイミン
グ信号CKAを、また第５図（ｅ）はこうして形成される
タイミング信号CKBをそれぞれ示す。これら第５図
（ｄ）および（ｅ）、また入力データ内容を示す第５図
（ｇ）の対比からも明らかなように、タイミング信号CK
Aは各データビット期間の前半部分に同期しており、タ
イミング信号CKBは各データビット期間の後半部分に同
期している。

こうしたタイミング信号CKAおよびCKBのオア回路OR2
による論理和出力に基づいて上記カウンタCTの計数出力
Q2をラッチするようになる上記クロック生成回路23で
は、第５図（ｆ）に示す態様をもって、前述したデータ
クロックfDを生成（抽出）することとなる。この生成さ
れたデータクロックfDは、該復調回路の一方の出力とし
て図示しない適宜のデータ処理回路に加えられる。

また、上記第１および第２ラッチ回路24および25は、
上記入力された変調信号MD（第５図（ｈ）参照）をそれ
ぞれこうしたタイミング信号CKAおよびCKBに基づいて、
すなわち同変調信号MDを各データビット期間の前半部お
よび後半部で各別にラッチする回路であり、そのラッチ
信号S21（処理信号S21）およびS22（処理信号S22）は、
各々第５図（ｉ）および（ｊ）に示す態様の内容とな
る。入力変調信号MDのこれらのラッチ信号S21およびS22
が、上記符号変換論理回路26に加えられてNRZ符号号信
号に符号変換される。

すなわち符号変換論理回路26は、上述したフリップフ
ロップFF6およびオア回路OR3の動作に基づき、上記入力
変調信号MDの前半ビット期間ラッチ信号S21および後半
ビット期間ラッチ信号22の各論理内容について下表第３
表に示す態様での符号変換を実行する。

この第３表の関係は、先の第１図に示したNRZ符号と
新符号との間の定められた論理関係を満足するものであ
り、ここでの具体例に対応しては、第５図（ｋ）および
（ｌ）に示す態様をもって上記ラッチ信号S21およびS22
（第５図（ｉ）および（ｊ）参照）に基づく符号変換を
実行する。

そしてこの変調信号MDからNRZ符号への符号変換、す
なわち復調処理された信号S24（処理信号S24）は、最後
に、フリップフロップFF7からなる上記波形整形回路27
を通じて波形整形されて、第５図（ｍ）に示すタイミン
グを有する復調出力NRZとして、該復調回路から図示し
ないデータ処理へ出力される。この波形整形された復調
出力NRZは、第５図（ｎ）に付記するように、入力変調
信号MDから1.25ビットだけ遅れてこれと同一データ内容
を示すNRZ符号の信号である。

以上のように、上記実施例によれば、符号化信号（変
調信号）の復号（復調）に際しての取り扱いが容易とな
り、データクロックfDの８倍の周波数を有する基本クロ
ック8fDを用いることで（通常はデータクロックfDの16
倍程度の周波数が必要）、十分に信頼性の高い復号（復
調）を行なうことが可能となる。またこのことは、上記
基本クロックとしてこれまで同様、データクロックfDの
16倍程度の周波数を有するクロックを用いるようにすれ
ば、データ伝送速度を約２倍に高め得ることも意味す
る。

なお、第２図および第４図に示した変調および復調回
路は、上記実施例符号化方法を具現するための一例にす
ぎず、他に例えば、PLL（フェーズ・ロックド・ルー
プ）を採用して変復調を行なうような方式にも、この発
明を適用することができることは勿論である。

また、上記の実施例では、符号化（変調）信号の立ち
上がりタイミングが、いずれも伝送データのデータ区切
り目に同期することから、この信号立ち上がりタイミン
グを検出して同符号化信号を復号（復調）するようにし
たが、この発明にかかる符号化方法によれば、上記と逆
の論理レベルを有する信号としても同様に符号化するこ
とができる。すなわちこのような場合には、該符号化信
号の立ち下がりタイミングを検出してこれを復号（復
調）するようになる。

また、上記実施例の第１図（ｂ）および（ｄ）あるい
は第２表に示した符号則の、NRZ符号各論理レベルとの
対応関係も一例にすぎず、これら対応関係は入れ替える
ことができる。すなわち、NRZ符号の論理“1"レベルに
対応して、論理“1"レベル（若しくは論理“0"レベル）
＝50％、論理“0"レベル（若しくは論理“1"レベル）＝
50％の信号に符号化し、同NRZ符号の論理“0"レベルに
対応して、初めは必ず論理“1"レベル（若しくは論理
“0"レベル）＝100％、以降NRZ符号の論理“0"レベルが
継続されるとき、単位ビット期間毎に論理レベルが反転
されるよう、この論理“1"レベル（若しくは論理“0"レ
ベル）＝100％と論理“0"レベル（若しくは論理“1"レ
ベル）＝100％とが交互に繰り返えされる信号に符号化
するようにしてもよい。

〔発明の効果〕

以上説明したように、この発明によれば、CMI符号の
利点についてはこれを踏襲して、該CMI符号よりも更
に、復調（復号）の際の取り扱いを容易とする符号化を
実現することができる。

【図面の簡単な説明】

第１図はこの発明にかかる符号化方法の一実施例につい
てCMI符号との対比のもとにその符号形態を例示するタ
イミングチャート、第２図はこの発明にかかる符号処理
回路として変調回路の一例を示すブロック図、第３図は
第２図に示した変調回路の動作例を示すタイミングチャ
ート、第４図はこの発明にかかる符号処理回路として復
調回路の一例を示すブロック図、第５図は第４図に示し
た復調回路の動作例を示すタイミングチャート、第６図
はシリアル信号伝送に用いられる従来の各種符号化方法
について各々その符号形態を示すタイミングチャートで
ある。 11,12……符号化論理回路、13……論理ゲート回路、21
……立ち下がり検出回路、22……タイミング信号形成回
路、23……クロック生成回路、24,25……ラッチ回路、2
6……符号変換論理回路、27……波形整形回路、FF1〜FF
7……フリップフロップ、INV1〜INV2……インバータ、C
T……バイナリーカウンタ、AD1〜AD4……アンド回路、O
R1〜OR3……オア回路。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】NRZ符号信号の各単位ビット期間に対応し
   て、 前記単位ビット期間が論理第１レベルにあるとき、同単
   位ビット期間の前半期に対応して論理“1"レベルとな
   り、後半期に対応して論理“0"レベルとなる信号に符号
   化し、 前記単位ビット期間が論理第２レベルにあるとき、NRZ
   符号の論理第１レベルから切り替わる最初の単位ビット
   期間は、必ず論理“1"レベルに、以降NRZ符号の論理第
   ２レベルが継続されるときは、単位ビット期間毎に論理
   反転されるように論理“1"レベルと論理“0"レベルとを
   交互に繰り返す信号に符号化する ことを特徴とする符号化方法。
2. 【請求項２】NRZ符号信号の各単位ビット期間に対応し
   て、 前記単位ビット期間が論理第１レベルにあるとき、同単
   位ビット期間の前半期に対応して論理“1"レベルとな
   り、後半期に対応して論理“0"レベルとなる信号に符号
   化し、 前記単位ビット期間が論理第２レベルにあるとき、NRZ
   符号の論理第１レベルから切り替わる最初の単位ビット
   期間は、必ず論理“0"レベルに、以降NRZ符号の論理第
   ２レベルが継続されるときは、単位ビット期間毎に論理
   反転されるように論理“0"レベルと論理“1"レベルとを
   交互に繰り返す信号に符号化する ことを特徴とする符号化方法。
3. 【請求項３】NRZ符号信号の各単位ビット期間に対応し
   て、 前記単位ビット期間が論理第１レベルにあるとき、同単
   位ビット期間の前半期に対応して論理“0"レベルとな
   り、後半期に対応して論理“1"レベルとなる信号に符号
   化し、 前記単位ビット期間が論理第２レベルにあるとき、NRZ
   符号の論理第１レベルから切り替わる最初の単位ビット
   期間は、必ず論理“0"レベルに、以降NRZ符号の論理第
   ２レベルが継続されるときは、単位ビット期間毎に論理
   反転されるように論理“0"レベルと論理“1"レベルとを
   交互に繰り返す信号に符号化する ことを特徴とする符号化方法。
4. 【請求項４】入力されるNRZ符号信号と同NRZ符号信号の
   単位ビット期間に同期した周期を有するデータクロック
   との論理積条件に基づいて、前記NRZ符号信号の論理第
   １レベルにある単位ビット期間に対応した符号化信号を
   生成する第１の論理回路と、 ラッチ手段を有し、前記入力されるNRZ符号信号とこの
   ラッチ出力の論理レベル反転信号との論理積条件信号を
   前記データクロックに基づきラッチしつつ、前記NRZ符
   号信号の論理第２レベルにある単位ビット期間に対応し
   た符号化信号を生成する第２の論理回路と、 これら第１および第２の論理回路による生成信号の論理
   和信号を出力する第３の論理回路と、 を具えた符号処理回路。
5. 【請求項５】前記符号処理回路は更に、 入力される符号化信号の立ち上がり若しくは立ち下がり
   を検出するタイミング検出回路と、 前記データクロックの整数倍の周波数を有するクロック
   を発振する発振回路と、 この発振クロックの、前記タイミング検出回路にて検出
   される立ち上がり若しくは立ち下がりタイミングに同期
   した計数に基づき、各単位ビット期間の前半のタイミン
   グに同期した第１のタイミング信号および各単位ビット
   期間の後半のタイミングに同期した第２のタイミング信
   号をそれぞれ形成するタイミング信号形成回路と、 これら形成される第１および第２のタイミング信号に基
   づき前記データクロックを生成するクロック生成回路
   と、 前記入力される符号化信号を前記第１のタイミング信号
   にてラッチする第１のラッチ回路と、 同符号化信号を前記第２のタイミング信号にてラッチす
   る第２のラッチ回路と、 前記第１のラッチ回路によるラッチ出力を更に前記第２
   のタイミング信号にてラッチしてその論理レベル反転信
   号をラッチ出力とする第３のラッチ回路と、 この第３のラッチ回路によるラッチ出力と前記第２のラ
   ッチ回路によるラッチ出力との論理和信号を出力する第
   ４の論理回路と、 を具える請求項（４）記載の符号処理回路。