KR910007655B1 - 디코딩회로 - Google Patents

Abstract

내용 없음.

Description

디코딩회로

제1도는 종래의 회로도.

제2도는 제1도의 동작파형도.

제3도는 본 발명에 따른 흐름도.

제4도는 본 발명에 따른 제3도의 펄스게이팅회로와 디코딩회로의 구체회로도.

제5도는 본 발명에 따른 제3도의 동작파형도.

제6도는 상기 제1, 3도의 양지향성 원쇼트 발생회로(1)의 구체회로도.

본 발명은 데이타 통신이나 디스크 드라이버(ODD,HDD등)에 있어서 NRZI(Non Return To Zero And Invert) 포맷(Format)으로 엔코딩된 데이타를 받아 원래 데이타로 디코딩하는 디코딩회로에 관한 것으로, 특히 입력되는 NRZI 데이타를 디코딩하는데 있어서 PLL(Phase Loop Locking)의 위상검파에 의해 VCO (Voltage Control Oscillator) 클럭발생을 제어하여 PLL 동작을 안정화시키고, NRZI 데이타의 디코딩을 보다 정확하게 실행할 수 있는 회로에 관한 것이다.

일반적으로 데이타 통신이나 디스크 드라이버(ODD,HDD등) 분야의 데이타 전송에 있어서는 1바이트 병렬 데이타를 직렬 데이타로 변환하여 한 라인의 채널을 통하여 전송하거나 기록매체(Media)에 저장하도록 되어 있다. 그러나 이때 전송되는 직렬 데이타는 한 라인을 통하여 전송되거나 저장되므로 수신단에서 이를 정확하게 얻기 위해서는 전송 데이타에 동기 클럭을 실어주는 엔코딩을 실행한 후 전송하게 된다.

상기 전송된 데이타를 수신단에서 수신시에는 동기클럭을 PLL 기술에 의해서 추출한 후 원래의 데이타로 디코딩되도록 되어 있다. 현재 이런 용도로 사용되고 있는 코드로는 RZ(Return To Zero), NRZI(Non Return To Zero), NRZI(Non Return To Zoro Invert), Bi -phase 등이 있는데, 이중에 가장 많이 사용되고 있는 코드는 NRZI코드로 제1도와 같은 구성에 의해 제2도와 같은 형태로 디코딩된다.

제1, 2도는 참조하여 NRZI 코드의 디코딩되는 예를 구체적으로 살펴보면, 코딩방법은 (2c)와 같이 전송하려는 데이타가 (2a)와 같이 1일때는 현재의 상태를 반전하지만, 0일때는 현재상태를 계속 유지하도록 되어 있다. 즉, 전송하려는 데이타가 1일때는 현재상태를 반전시키도록 되어 있다. 상기와 같이 코딩된 데이타는 제1도의 양지향성 윈쇼트 발생회로(1)에서 (2d)와 같이 NRZI 클럭신호가 발생되어 위상검파기(2)에 입력된다. 상기 위상검파기(2)에서는 상기 (2d)의 신호와 전압제어 발진기(4)에서 발생되는 (2g)의 신호와의 위상을 비교하여(2e)와 같이 양상의 위상차를 검출한다. 상기 위상검파기(2)에서 검출된 출력을 저역통과필터(3)에서 필터링하면 DC화되어 (2f)와 같이 발생된다. 이를 전압제어 발진기(4)에 인가할시 상기 인가전압에 따라 발진주파수가 달라진다. 상기 전압제어 발진기(4)에서 발생되는 (2g)의 신호를 위상검파기(2)에 입력하여 다시 위상을 비교하여 안정된 동기클럭을 재생시킴과 동시에 디코딩회로(5)와 SI/PO(6)에 인가되어 상기 NRZI 데이타를 (2h)와 같이 디코딩함과 동시에 상기 디코딩한 데이타(2h)를 SI/PO(6)에 직렬로 입력하면 상기 전압제어 발진기(4)에서 발생되는 클럭에 의해 병렬 데이타로 변환하여 시스템으로 수신된다.

즉, 수신단인 PLL회로(10)에 의해서 동기클럭을 전압제어 발진기(4)에서 재생하고, 상기 전압제어 발진기(4)에서 발생되는 클럭에 의해서 원래의 데이타를 디코딩회로(5)에서 디코딩하도록 되어 있다. 그러나 제2도와 같이 원래 데이타(2a)가 계속 0인 경우 엔코딩 데이타는 전혀 트랜지션(Transition)이 일어나지 않기 때문에 수신단의 PLL회로(10)에서 위상검파기(2)의 기준입력을 전혀 얻을 수 없어 PLL이 오동작을 하여 데이타를 정확하게 디코딩할 수 없게 된다. 그래서 이를 방지하기 위하여 종래는 엔코딩에 있어서는 병렬 데이타를 직렬 데이타로 변환하는 경우 ODD 패리티비트를 부착해 9개의 비트중에 적어도 1개가 "1"이 되도록 하거나 데이타를 뒤섞어(scrambling)연속해서 "0"이 전송되는 것을 방지하고 있다.

그러나, 이러한 방법도 "0"비트가 계속해서 8개까지 나올 수 있으므로 PLL이 제대로 동작하는데 한계를 갖게 된다. 그리고 데이타 전송에도 전송 주파수도 어느 정도에 한계를 갖기 때문에 낮은 전송률로 전송되며, 이를 극복하기 위해 정밀한 크리스탈 발진기를 디코딩시 사용하도록 하고 있다.

따라서 본 발명은 종래의 문제점을 해결하기 위해 PLL의 위상검파기로 입력되는 전압제어 발진기의 클럭을 입럭 데이타의 트랜지션이 있을 때만 게이팅(Gating)시켜 연속적으로 "0"의 데이타가 입력되더라도 PLL의 전압제어 발진기의 클럭을 변화되지 않도록 하여 PLL의 오동작을 방지시키는 회로를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 "0"의 데이타가 연속적으로 들어오더라도 높은 전송률로 전송된 데이타를 정확하게 디코딩할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 회로도로서, NRZI 포멧으로 엔코딩된 데이타를 받아 양지향성 원쇼트 신호를 발생하는 양지향성 원쇼트 발생회로(1)와, 상기 원쇼트 발생회로(1)의 출력을 반전하는 인버터(8)와, 상기 인버터(8)의 출력단과 연결되며 입력신호의 위상을 위상검파기(2)에서 비교하여 검파하고 상기 위상검파기(2)의 출력을 저역통과필터(3)에서 DC화하며 상기 저역통과필터(3)의 DC 출력에 따라 전압제어 발진기(4)의 발진주파수가 제어되어 소정 안정된 주파수를 발생하는 PLL회로(10)과, 상기 양지향성 원쇼트 발생회로(1)의 출력단(11)과 연결되어 상기 PLL회로(10)의 전압제어 발진기(4)의 출력을 상기 위상검파기(2)로 전달하되, 입력데이타의 트랜지션이 있을 때에만 게이팅시켜 연속적으로 "0"의 데이타가 입력되더라도 상기 PLL회로(10)의 전압제어 발진기(4)에서 발생되는 주파수의 변화를 방지하는 펄스 게이팅회로(7)와, 상기 양지향성 원쇼트 발생회로(1)의 출력단과 연결되고 상기 펄스게이팅회로(7)에서 발생되는 클럭신호와 윈도위 신호에 의해 제어되어 입력되어 상기 데이타를 디코딩하는 디코딩회로(5)와, 상기 PLL회로(10)의 전압제어 발진기(4)의 출력신호를 받아 상기 디코딩회로(5)에서 직렬로 발생되는 디코딩 데이타를 병렬로 변환하여 출력하는 SI/PO(6)로 구성된다.

상기 펄스게이팅회로(7)는 상기 양지향성 원쇼트 발생회로(1)의 출력단(11)과 연결되어 NRZI 클럭에 의해 상기 전압제어 발진기(4)의 클럭을 게이팅하기 위한 윈도우 신호를 발생하는 원쇼트 발생회로(72)와, 상기 원쇼트 발생회로(72)에서 발생되는 윈도우 신호에 의해 상기 전압제어 발진기(4)에서 발생되는 클럭을 게이팅하여 상기 위상검파기(2)및 상기 원쇼트 발생회로(72)와 디코딩회로(5)의 디코딩 클럭으로 입력하는 게이팅회로(7)로 구성되어 있다.

제4도는 본 발명에 따른 제3도의 펄스게이팅회로(7)의 게이팅회로(71)와 원쇼트 발생회로(72)를 구체적으로 도시하고, 디코딩회로(5)를 구체적으로 도시한 것이다.

상기 양지향성 원쇼트회로(1)에서 발생되는 NRZI 클럭을 라인(11)을 통해 디플립플롭(F/F3)의 클럭단에 연결하고, 상기 게이팅회로(71) 출력단을 디플립플롭(F/F2)의 클럭단에 연결하며, 상기 디플립플롭(F/F2)의 출력단(Q)이 상기 디플립플롭(F/F3)의 리세트단(R)에 연결되도록 구성된 부분이 원쇼트 발생회로(72)에 대응하고, 상기 원쇼트 발생회로(72)의 디플립플롭(F/F3)의 출력단(Q)를 디플립플롭(F/F1)의 데이타단(D)에 연결하고 상기 전압제어 발진기(4)의 출력단을 상기 디플립플롭(F/F1)의 클럭단(CLK)과 리세트단(R)에 동시에 접속되도록 구성된 부분이 게이팅회로(71)에 대응되며, 상기 양지향성 원쇼트 발생회로(1)의 NRZI 클럭단(11)을 디플립플롭(F/F4)의 클럭단(CLK)에 연결하고, 상기 게이팅회로(71)의 출력단을 디플립플롭(F/F5)의 클럭단(CLK)에 연결하며, 상기 디플립플롭(F/F4)의 출력단(Q)이 상기 디플립플롭(F/F3)의 데이타단(D)에 연결되도록 접속되도록 구성된 부분이 디코딩회로(5)에 대응된다.

제5도는 본 발명에 따른 제3도 및 제4도의 동작타이밍도로서, (5a)가 원래의 데이타 형태이고, (5b)가 엔코딩 클럭일때, (5c)가 NRZI로 포멧팅된 엔코딩 데이타이다. (5d)는 양지향성 원쇼트 발생회로(1)의 출력인 NRZI 클럭파형이고, (5e)는 인버터(8)를 통과하여 반전된 출력파형이고, (5f)는 펄스게이팅회로(7)의 원쇼트 발생회로(72)에서 발생되는 윈도우 파형이고, (5g)는 전압제어 발진기(4)의 발생파형이며, (5h)는 펄스게이팅회로(7)에서 게이팅된 전압제어 발진기(4)의 클럭파형이고, (5i)는 상기 (5e)와 (5h)파형에 의한 위상비교에 의해 발생되는 위상검파기(2)의 출력파형이며, (5j)는 저역통과필터(3)의 출력파형이고, (5k)는 디코딩회로(5)의 출력 데이타예이다.

제6도는 제1, 3도의 양지향성 원쇼트 발생회로(1)의 구체회로도로서, 인버터(N61-N64)의 익스클루시브오아게이트(EX0)으로 구성되어 있다.

따라서 본 발명의 구체적 일실시예를 제3도-제6도를 참조하여 상세히 설명하면, 본 발명의 기본적인 취지는 PLL회로(10)의 위상검파기(2)에 입력되는 전압제어 발진기(4)의 클럭을 N.R.Z데이타가 존재할시만 펄스게이팅회로(7)를 게이팅하도록 함으로써 위상검파기(2)가 정확하게 입력데이타의 위상과 전압제어 발진기(4)의 위상을 비교하도록 하여 PLL회로(10)가 오작동하는 것을 막고자 함에 있다. 그래서 전압제어발진기(4)의 발생클럭을 게이팅하기 위하여 (2c)와 같이 NRZI 데이타 신호로부터 제6도에 구체적으로 도시된 양지향성 원쇼트 발생회로(1)에 의하여 (2d)와 같이 NRZI클럭신호가 얻어지고, 이 신호로부터 전압제어 발진기(4)의 클럭을 게이팅하기 위한 윈도우 신호(5f)를 얻어 전압제어 발진기(4)의 클럭이 NRZI 데이타가 있을 때만 펄스게이팅회로(7)에서 게이팅하도록 한다. 윈도우 신호(5f)를 얻기 위하여 디플립플롭(F/F2-F/F3)의 2개를 사용하였고(제4도) 및 (제5도)를 사용하여 자세히 설명하면 다음과 같다.

처음 디플립플롭(F/F3)가 리세트 상태에서 디플립플롭(F/F3) 출력단(Q)에서 발생되는 윈도우 신호(5f)는 로우상태에 있고, 이때 NRZI 클럭(5d)의 포지티브에지에서 윈도우 신호(5f)는 "하이"상태가 된다. 그리고서 (5h)와 같이 게이팅된 전압제어 발진기(4)에 클럭에 의하여 제어된 디플립플롭(F/F2)의 출력이 "로우"일때 디플립플롭(F/F3)의 출력(5f)는 "로우"가 되어 펄스게이팅회로(7)를 위한 윈도우 신호가 발생된다.

상기 윈도우 신호(5f)에 의해서 펄스게이트회로(7) 디플립플롭(F/F1)의 D 입력단자에 연결된 상태에서 전압제어 발진기(4)의 발생클럭이 포지티브에지일때 디플립플롭(F/F1)의 출력은 상기 윈도우 신호(5f)에 따라 "하이"가 된 후 전압제어 발진기(4)의 클럭의 입력이 "로우"일때 디플립플롭(F/F1)의 출력은 "로우"가 되어 게이트된 VCO 클럭은 전압제어 발진기(4)의 클럭과 같은 폭의 파형인 (5h)신호를 얻는다. 이렇게 해서 얻어진 게이트된 전압제어 발진기(이하 "VCO"라 함)(4)의 클럭은 NRZI 클럭(5d)을 인버터(8)에서 반전하여 얻어진 (5e)의 신호와 PLL회로(10)의 위상검파기(2)에서 위상을 비교하게 된다.

제3도의 PLL회로(10)는 기존의 제1도의 PLL회로(10)와 같으며, 위상검파기(2)는 두 입력의 상승에지의 구간에 맞는 펌프업(PMMP UP)또는 펌프다운(PUMP DOWN) 출력을 내고, 저역통과필터(3)는 이 신호를 저주파 신호로 필터링하고 결국 전압제어 발진기(4)를 제어하여 V.C.O 주파수를 제어한다. 이때 본 발명은 제1도에서 보여주는 것처럼 PLL이 흐트러지는 것을 방지하도록 되어 있다.

이렇게 해서 얻어진 게이트된 V.C.O 클럭(5h)와 NRZI 클럭(5d)에 의해 디코딩회로(5)에서는 원래의 데이터를 디코딩하게 되는데 그 동작은 제3도-제5도를 참조하여 설명하면 다음과 같다.

제4도의 디코딩회로(5)는 디플립플롭(F/F5)에서 입력 D에 따라 (5h)의 게이트된 V.C.O 클럭의 주기만큼 디코딩된 출력을 만들도록 되어 있다. 즉 디플립플롭(F/F5)의 입력 D는 디플립플롭(F/F4)의 출력단 Q을 통해 출력되는 신호에 의하여 만들어지는데, 상기 디플립플롭(F/F4)는 (5d)의 NRZI 클럭중 상승에지가 있을 때 디플립플롭(F/F4)의 출력단(Q)는 "하이"가 되고, 디플립플롭(F/F5)가 상기 "하이"를 충분히 인식한 다음 시간인 (5f)가 "로우"가 될 때까지 유지시켜주어 디플립플롭(F/F5)의 디코딩 출력이 정확히 얻이질수 있도록 하고 있다.

상술한 바와 같이 NRZI 포맷으로 엔코딩된 데이타를 PLL에 의하여 동기클럭을 재생하여 상기 NRZI 데이타를 디코딩하는데 있어서 PLL 회로의 위상검파기에 입력되는 VCO 클럭을 입력데이타의 트랜지션이 있을 때만 게이팅하게 함으로써 연속적으로 "0"의 데이타가 입력되더라도 PLL의 VCO 클럭을 전혀 변화하지 않도록 하여 PLL의 오동작을 방지하고 이에 의해 "0"의 데이타가 연속적으로 들어오더라도 높은 전송률로 전송된 데이타를 정확하게 디코딩할 수 있는 이점이 있다.

Claims (5)

1. 양지향성 원쇼트 발생회로(1)와, PLL회로(10)와, SIPO(6)을 구비한 NRZI 디코딩회로에 있어서, 상기 원쇼트 발생회로(1)의 출력을 반전하는 인버터 (8)와, 상기 인버터(8)의 출력단과 연결되며 입력신호의 위상을 검파하고 상기 위상검파된 출력을 DC화하며 상기 DC 화된 출력에 따라 발진주파수가 제어되어 소정 안정된 주파수를 발생하는 PLL회로(10)과, 상기 양지향성 윈쇼트 발생회로(1)의 출력단(11)과 연결되어 상기 PLL회로(10)의 출력을 전달하되, 입력데이타의 트랜지션이 있을 때에만 게이팅시켜 연속적으로 "0"의 데이타가 입력되더라도 상기 PLL회로(10)에 발생되는 주파수의 변화를 방지하는 펄스게이팅회로(7)와, 상기 양지향성 원쇼트 발생회로(1)의 출력단과 연결되고 상기 펄스게이팅회로(7)에서 발생되는 클럭신호와 윈도우 신호에 의해 제어되어 입력되는 상기 데이타를 디코딩하는 디코딩회로(5)로 구성됨을 특징으로 하는 디코딩회로.
2. 제1항에 있어서, 펄스게이팅회로(7)가 상기 양지향성 원쇼트 발생회로(1)의 출력단(11)과 연결되어 NRZI 클럭에 의해 상기 전압제어 발진기(4)의 클럭을 게이팅하기 위한 윈도우 신호를 발생하는 쇼트 발생회로(72)와, 상기 원쇼트 발생회로(72)에서 발생되는 윈도우 신호에 의해 상기 전압제어 발진기(4)에서 발생하는 클럭을 게이팅하여 상기 위상검파기(2)및 상기 원쇼트 발생회로(72)와 디코딩회로(5)의 디코딩클럭으로 입력하는 게이팅회로(71)로 구성됨을 특징으로 하는 디코딩회로.
3. 제2항에 있어서, 원쇼트 발생회로(72)가 상가 양지향성 원쇼트 회로(1)에서 발생되는 NRZI 클럭을 라인(11)을 통해 디플립플롭(F/F3)의 클럭단에 연결하고, 상기 게이팅회로(71) 출력단을 디플립플롭(F/F2)의 클럭단에 연결하며 상기 디플립플롭(F/F2)의 출력단(Q)이 상기 디플립플롭(F/F3)의 리세트단(R)에 연결되도록 구성된 부분이 원쇼트 발생회로(71)로 구성됨을 특징으로 하는 디코딩회로.
4. 제2항에 있어서, 게이팅회로(71)가 상기 원쇼트 발생회로(71)의 디플립플롭(F/F3)의 출력단(Q)을 디플립플롭(F/F1)의 데이타단(D)에 연결하고 상기 전압제어 발진기(4)의 출력단을 상기 디플립플롭(F/F1)의 클럭단(CLK)과 리세트단(R)에 동시에 접속되도록 구성된 부분이 게이팅회로(71)로 구성됨을 특징으로 하는 디코딩회로.
5. 제2항에 있어서, 디코딩회로(5)가 상기 양지향성 원쇼트 발생회로(1)의 NRZI 클럭단(11)을 디플립플롭(F/F4)의 클럭단(CLK)에 연결하고, 상기 게이팅회로(71)의 출력단을 디플립플롭(F/F5)의 클럭단(CLK)에 연결하며, 상기 디플립플롭(F/F4)의 출력단(Q)이 상기 디플립플롭(F/F3)의 데이타단(D)에 연결되도록 접속되도록 구성된 부분이 디코딩회로(5)로 구성됨을 특징으로 하는 디코딩회로.

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