JPS62175011A - Ｎ逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ２でそれぞれ位相がＴだけ異なるＮ個のパルス列を作り
、これらを加算してＮ逓倍されパルス列を得る様にした
ので、大規模集積化により、回路の小型化が可能となる
。

〔産業上の利用分野〕

本発明は、例えばＣＭ　Ｉ　　（ｃｏｄｅ　ｍａｒｋ　
１ｎｖｅｒ−ｓ　ｔｏｎ）符号化部に使用する２逓倍回
路等のＮ逓倍回路改良に関するものである。

−Ｃに、光デイジタル伝送方式に使用される符号形式と
しては、電子通信学会が昭和５７年１１月１０日に発行
し、野田健−氏が編者になっている「新版光フアイバー
伝送」の３０２〜３０４頁に述べている様に、ＮＲＺ又
はＲＺパルス列の様な単極２値パルス列か最も多く使用
されているが、直流分の除去やタイミング情報の抽出の
しやすさ等のためにこの符号をスクランブルしたスクラ
ンブル２値パルス列も用いられる。

更に、運用中のエラー監視を可能にするため、光フアイ
バーケーブルの広帯域特性を生かした冗長化２値パルス
列が使われることがある。これは、ｍ個のパルスからな
るパルスブロックをそれよりも長いｎ個のパルスブロッ
クに変換するもので、一般にｍＢｎＢパルス列と云われ
ているが、この一種にＣＭＩ符号がある。これは、人力
パルスがＯの時は０１に、１の時は００と１１が交番す
る様なパルスに変換して出力する（ＣＭＩ符号化則と云
われる）ので、０連続が抑圧されるが、人力パルスの周
期の１／２の周期のパルスが出力され図は第６図の動作
説明図で左側の数字は第６図の明する。

先ず、第７図−■、■に示す様にクロックとデータがＣ
ＭＩ符号器１に入力すると、前記の様なＣＭＩ符号化則
に則った出力が得られる（第７図−■参照）。

しかし、ＣＭＩ符号器１の中の論理回路自身の遅延時間
のバラツキ等により動作タイミングがずれて、第７図−
■の点線に示す様な通称ヒゲと云われる部分を持ったＣ
ＭＩ符号が出力される可能性がある。そこで、２逓倍回
路２で入カクロソクを２逓倍して周期が１／２になった
パルスを打ち抜きタイミングとしてフリップフロップ３
に加えて、ＣＭ■符号器よりの出力を波形整形し、第７
図−〇に示す様にヒゲのないＣＭＩ符号を取出す様にし
ている。

ここで、第７図−■は２逓倍回路の出力パルスの立上り
点のみを示す。

一方、最近は装置の小型化のために大規模集積化（以下
ＬＳＩ化と省略する）を図る傾向にあるので、２逓倍回
路もＬＳＩ化するのに適したディジタル回路で構成され
ることが必要である。

〔従来の技術〕

第８図は従来例の回路図、第９図は第８図の動作説明図
を示す。そこで、第９図を参照しながら第８図の動作を
説明する。

端子ＩＮに、例えば周期２Ｔでパルス幅Ｔ（デユティ比
が５０％）のパルス列がバッファ２１を介して直接に、
及び抵抗器２２とコンデンサ２３で構成された遅延回路
を通って排他的論理和回路（以下ＥＸ−ＯＲ回路と省略
する）２４に加えられる（第９図−〇、■参照）。

尚、遅延回路の遅延時間はＴ／２とする。

そこで、ＥＸ−ＯＲ回路２４の出力には第９図−■に示
す様な周期Ｔの成分を持つパルス列が得られるので、こ
れを線輪とコンデンサで構成された同調回路２６を負荷
とするトランジスタ増幅器２５で周期Ｔの成分の正弦波
を抽出し、増幅器２７でデユーティ比５０％のパルス列
に変換して出力する（第７図−■、■参照）。

尚、この回路は入力パルス列のデユーティ比が点線の様
に５０％から例えば６０％になっても、同調回路で周期
がＴの正弦波を抽出し、振幅制限してパルス列を作るの
でデユーティ比は変化せず５０％のままである。しかし
、正弦波の位相が変化するので第７図−〇の点線の様に
ずれる。

〔発明が解決しようとする問題点〕

しかし、この回路は同調回路用線輪として、例えば数１
０ｎＨ〜数μＨ程度のものが必要となるが、これのＬＳ
Ｉ化は形状が大きくなって不可能な為、ＣＭＩ符号化部
としてのＬＳＩ化が困難である。

又、入カクロソクのデユーティ比が大きく変化すると、
出力クロックの位相も対応して変化するので、ＣＭＩ符
号の波形整形の際に識別を誤る可能性があると云う２つ
の問題点がある。

〔問題点を解決する為の手段〕

上記の問題点は、第１図に示す様に入力パルス列を入力
し該入力パルスの立上り又は立下りのどちらか一方を用
いて該入力パルスの周期と同一で、パルス幅がＩ／Ｎパ
ルス列に変換する第１の変換回路４−１と、２からＮま
での全ての整数Ｋに対しそれぞれ該第１の変換回路の出
力と同一のフトしたパルス列に変換する第にの変換回路
４−２．、、、ＩＮと、該第１乃至Ｎの変換回路の出力
を加算する加算回路５とから構成された本発明のＮ逓倍
回路により解決される。

〔作用〕

各変換回路では入力パルス列の立上がり又は立下がりの
一方を用いて所定のパルス幅と位相のパルスを作成して
いることにより、各パルスの位相関係は入力パルスのパ
ルス幅によって変わらないため、各パルスを加算して得
られるＮ逓倍信号は入力パルスのパルス幅の影響を受け
ないものとなる。又、線輪等を用いた同調回路を使用す
る必要がないため、ＬＳＩ化が容易となる。

〔実施例〕

第２図は本発明の第１実施例のブロック図、第３図は第
２図の動作説明普１、左側の数字は第２図の同じ数字の
波形を示す。第２図において遅延回路４１−１．４１−
２．　　インバータ４１−３゜２、インバータ４２−３
、ＡＮＤ回路４２−４からなる部分は第１図の第２の変
換回路４−２に、ＮＯＲ回路５１は第１図の加算回路５
にそれぞれ対応する。

尚、インバータ４１−３．４２−３．ＡＮＤ回路４１−
４．４２−４自身による遅延時間は簡単の為０として説
明する。　゛ 第２図において、第３図−のに示す様なパルス幅Ｔ９周
期２Ｔのパルス列が端子ＩＮから、例えばＮＯＲ回路、
ＯＲ回路、ＮＡＮＤ回路、ＡＮＤ回路などのゲートが縦
続接続され、所定の遅延時間をもつ遅延回路４１−１．
４２−１に加えられる。

遅延回路４１−１では、第３図−〇に示す様に、Ｔ１だ
け遅延された後、一部は直接にＡ、ＮＤ回路４１−４に
、残りの部分は遅延回路４１−２でＴ３　（Ｔ／２に等
しい）だけ遅延された後、インバータ４１−３で反転さ
れアンド回路４１−４に加えられる（第３図−■参照）
ので、この回路より第３図−■に示す様な周期２Ｔでパ
ルス幅がＴ／２のパルス列が得られる。

一方、前記の遅延回路４２−１に加えられた入力パルス
列は、第３図−■に示す様に、Ｔ２＝７１＋Ｔだけ遅延
され、一部は直接ＡＮＤ回路４２−４に、残りの部分は
遅延回路４２−２とインバータ４２−３でＴ３＝Ｔ／２
だけ遅延１反転されてアンド回路４２−４に加えられる
（第３図−■参照）。そこでＡＮＤ回路４２−４の出力
に、第３図−■に示ず様に第１の変換回路の出力をＴだ
けシフトした出力が得られる。

この２つの出力はＮＯＲ回路５１で加算され、第３図−
〇に示す様に、入力パルス列を２逓倍したパルス幅Ｔ／
２２周朋Ｔのパルス列が得られ、例えば第６図のフリッ
プフロップ回路３に加えられ、ＣＭＩ符号の波形整形に
使用される。

又、入力パルス列のデユーティ比が第３図点線の様に変
化しても、ＡＮＤ回路４１−４．４２−４の出力側にそ
の変化は現れないので、波形整形の際の誤識別の可能性
は改善される。

尚、本発明の２逓倍回路の例として、入力パルス列の周
波数が３２ＭＨｚ、ｌゲート当たり約２ｎｓの遅延時間
を持つものを使用し、Ｔ１＝Ｏ。

Ｔ３＝１５ｎｓ、Ｔ４＝７．５ｎｓで６４ＭＨｚの出力
クロックが得られた。

又、従来の２逓倍回路の大きさは約３０Ｘ４０Ｘ１０ｍ
ｍあったが、ＬＳＩ化によりＣＭＩ符号器と２逓倍回路
を含めたＣＭＩ符号化部として約１０１０Ｘ１０Ｘ２の
大きさに減少すると共に、消費電力も従来の約１／２に
減少し、ＣＭＩ符合化部全体の信頼度は部品点数が減少
した為に向上した。

以上は２逓倍回路についての実施例であるが、同様の思
想をＮ逓倍回路に拡大することができる。

第４図は同様の思想を３逓倍回路に用いた第２実施例の
ブロック図を、第５図は第４図の動作説明図で左側の数
字は第４図の同じ数字の波形を示す。

第４図において、遅延回路４１−５．４１−６゜インバ
ータ４１−７．ＡＮＤ回路４１−８からなる部分は第１
図の第１の変換回路４−１に、遅延回路４１−５．４２
−５．４２−６．インバータ４２−７．ＡＮＤ回路４２
−８からなる部分は第１図の第２の変換回路４−２に、
遅延回路４１−５．４２−５．４３−５．４３−６．　
インバータ４３−７．ＡＮＤ回路４３−８からなる部分
は第１図に示唆されている第３の変換回路４−３に、Ｎ
ＯＲ回路５２は第１図の加算回路５にそれぞれ対応する
。

入力端子１には周期３Ｔ°、パルス幅（３／２）Ｔ゛の
パルス信号が入力される（第５図０参照）。

第１の変換回路４−１は第１実施例の第１の変換回路と
同じようにして、周期３Ｔ°、パルス幅Ｔ°／２のパル
スに変換してＮＯＲ回路５２に出力する（第５図■〜■
参照）。

第２の変換回路４−２は遅延回路４１−５を第１の変換
回路４−１と共有し、遅延回路４２−５によって更にＴ
５　（＝Ｔ）だけ遅れた第１の変換回路出力と同様のパ
ルス列に変換してＮＯＲ回路５２に出力する（第５図■
〜■参照）。

第３の変換回路４−３は遅延回路４１−５．４２−５を
第２の変換回路４−２と共有し、遅延回路４３−５によ
って更にＴ５だけ遅れた第２の変換回路出力と同様のパ
ルス列に変換してＮＯＲ回路５２に出力する（第５図■
〜［相］参照）。ＮＯＲ回路５２は第１乃至第３の変換
回路４−１〜４−３からの周期３Ｔ°、パルス幅Ｔ°／
２でＴ′ずつシフトした３つのパルス列を加算し、入力
端子ＩＮに入力された信号が３逓１倍されたパルス列を
出力端子０１ＪＴに出力する（第５図０参照）。

このように、遅延回路を複数の変換回路で共用すること
により、遅延回路を構成するゲートの数を削減すること
ができる。

〔発明の効果〕

本発明は、線輪を用いないためＮ逓倍回路のＬＳＩ化が
可能となるとともに、波形整形の際に識別を誤る可能性
が改善されるという効果がある。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例のブロック図、第３図は第
２図の動作説明図、 第４図は本発明の第２実施例のブロック図、第５図は第
４図の動作説明図、 第６図はＣＭＩ符号化部のブロック図、第７図は第６図
の動作説明図、 第８図は従来例の回路図、 第９図は第８図の動作説明図である。 図において、 ４−１〜４−Ｎは第１〜第Ｎの変換回路、５は加算回路
、 ４１−１．４１−２．４１−５．４１−６゜４２−１．
４２−２．４２−５．４２−６．４３−５．４３−６は
遅延回路、 ４１−３．４１−７．４２−３．４２−７゜４３−７は
インバータ、 ４１−４．４１−８．４２−４．４２−８゜４３−８は
ＡＮＤ回路、 ５１．５２はＮＯＲ回路をそれぞれ示す。 杢発明の原理プロ１．り図 第１図 不定明、）第１実施イ州のフ゛口・・・フ図第２図の動
作説明図 第３図 第４図の中カイ乍逸■月　し］ ＣＭ１荷号イ仁部のフ゛ロー、７１Ｘｌ第　　６　　図 ■　１１１　↑　１１１１１１１１ ｏｔｔｒｏｏｏ（ｒｒＯｌ 箔６図の動作容光明図

Claims (1)

1. 【特許請求の範囲】 入力パルス列を入力し該入力パルスの立上り又は立下り
   のどちらか一方を用いて該入力パルスの周期と同一で、
   パルス幅が１／Ｎ（Ｎは１より大きい整数）のパルス列
   に変換する第１の変換回路（４−１）と、 ２からＮまでの全ての整数Ｋに対しそれぞれ該第１の変
   換回路の出力と同様のパルス列で位相が該周期の（Ｋ−
   １）／Ｎだけシフトしたパルス列に変換する第Ｋの変換
   回路（４−２……４−Ｎ）と、 該第１乃至Ｎの変換回路の出力を加算する加算回路（５
   ）とから構成されたことを特徴とするＮ逓倍回路。