JPS62175011A - N逓倍回路 - Google Patents
N逓倍回路Info
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- JPS62175011A JPS62175011A JP6292686A JP6292686A JPS62175011A JP S62175011 A JPS62175011 A JP S62175011A JP 6292686 A JP6292686 A JP 6292686A JP 6292686 A JP6292686 A JP 6292686A JP S62175011 A JPS62175011 A JP S62175011A
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- 230000000630 rising effect Effects 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 235000007575 Calluna vulgaris Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
2でそれぞれ位相がTだけ異なるN個のパルス列を作り
、これらを加算してN逓倍されパルス列を得る様にした
ので、大規模集積化により、回路の小型化が可能となる
。
、これらを加算してN逓倍されパルス列を得る様にした
ので、大規模集積化により、回路の小型化が可能となる
。
本発明は、例えばCM I (code mark
1nver−s ton)符号化部に使用する2逓倍回
路等のN逓倍回路改良に関するものである。
1nver−s ton)符号化部に使用する2逓倍回
路等のN逓倍回路改良に関するものである。
−Cに、光デイジタル伝送方式に使用される符号形式と
しては、電子通信学会が昭和57年11月10日に発行
し、野田健−氏が編者になっている「新版光フアイバー
伝送」の302〜304頁に述べている様に、NRZ又
はRZパルス列の様な単極2値パルス列か最も多く使用
されているが、直流分の除去やタイミング情報の抽出の
しやすさ等のためにこの符号をスクランブルしたスクラ
ンブル2値パルス列も用いられる。
しては、電子通信学会が昭和57年11月10日に発行
し、野田健−氏が編者になっている「新版光フアイバー
伝送」の302〜304頁に述べている様に、NRZ又
はRZパルス列の様な単極2値パルス列か最も多く使用
されているが、直流分の除去やタイミング情報の抽出の
しやすさ等のためにこの符号をスクランブルしたスクラ
ンブル2値パルス列も用いられる。
更に、運用中のエラー監視を可能にするため、光フアイ
バーケーブルの広帯域特性を生かした冗長化2値パルス
列が使われることがある。これは、m個のパルスからな
るパルスブロックをそれよりも長いn個のパルスブロッ
クに変換するもので、一般にmBnBパルス列と云われ
ているが、この一種にCMI符号がある。これは、人力
パルスがOの時は01に、1の時は00と11が交番す
る様なパルスに変換して出力する(CMI符号化則と云
われる)ので、0連続が抑圧されるが、人力パルスの周
期の1/2の周期のパルスが出力され図は第6図の動作
説明図で左側の数字は第6図の明する。
バーケーブルの広帯域特性を生かした冗長化2値パルス
列が使われることがある。これは、m個のパルスからな
るパルスブロックをそれよりも長いn個のパルスブロッ
クに変換するもので、一般にmBnBパルス列と云われ
ているが、この一種にCMI符号がある。これは、人力
パルスがOの時は01に、1の時は00と11が交番す
る様なパルスに変換して出力する(CMI符号化則と云
われる)ので、0連続が抑圧されるが、人力パルスの周
期の1/2の周期のパルスが出力され図は第6図の動作
説明図で左側の数字は第6図の明する。
先ず、第7図−■、■に示す様にクロックとデータがC
MI符号器1に入力すると、前記の様なCMI符号化則
に則った出力が得られる(第7図−■参照)。
MI符号器1に入力すると、前記の様なCMI符号化則
に則った出力が得られる(第7図−■参照)。
しかし、CMI符号器1の中の論理回路自身の遅延時間
のバラツキ等により動作タイミングがずれて、第7図−
■の点線に示す様な通称ヒゲと云われる部分を持ったC
MI符号が出力される可能性がある。そこで、2逓倍回
路2で入カクロソクを2逓倍して周期が1/2になった
パルスを打ち抜きタイミングとしてフリップフロップ3
に加えて、CM■符号器よりの出力を波形整形し、第7
図−〇に示す様にヒゲのないCMI符号を取出す様にし
ている。
のバラツキ等により動作タイミングがずれて、第7図−
■の点線に示す様な通称ヒゲと云われる部分を持ったC
MI符号が出力される可能性がある。そこで、2逓倍回
路2で入カクロソクを2逓倍して周期が1/2になった
パルスを打ち抜きタイミングとしてフリップフロップ3
に加えて、CM■符号器よりの出力を波形整形し、第7
図−〇に示す様にヒゲのないCMI符号を取出す様にし
ている。
ここで、第7図−■は2逓倍回路の出力パルスの立上り
点のみを示す。
点のみを示す。
一方、最近は装置の小型化のために大規模集積化(以下
LSI化と省略する)を図る傾向にあるので、2逓倍回
路もLSI化するのに適したディジタル回路で構成され
ることが必要である。
LSI化と省略する)を図る傾向にあるので、2逓倍回
路もLSI化するのに適したディジタル回路で構成され
ることが必要である。
第8図は従来例の回路図、第9図は第8図の動作説明図
を示す。そこで、第9図を参照しながら第8図の動作を
説明する。
を示す。そこで、第9図を参照しながら第8図の動作を
説明する。
端子INに、例えば周期2Tでパルス幅T(デユティ比
が50%)のパルス列がバッファ21を介して直接に、
及び抵抗器22とコンデンサ23で構成された遅延回路
を通って排他的論理和回路(以下EX−OR回路と省略
する)24に加えられる(第9図−〇、■参照)。
が50%)のパルス列がバッファ21を介して直接に、
及び抵抗器22とコンデンサ23で構成された遅延回路
を通って排他的論理和回路(以下EX−OR回路と省略
する)24に加えられる(第9図−〇、■参照)。
尚、遅延回路の遅延時間はT/2とする。
そこで、EX−OR回路24の出力には第9図−■に示
す様な周期Tの成分を持つパルス列が得られるので、こ
れを線輪とコンデンサで構成された同調回路26を負荷
とするトランジスタ増幅器25で周期Tの成分の正弦波
を抽出し、増幅器27でデユーティ比50%のパルス列
に変換して出力する(第7図−■、■参照)。
す様な周期Tの成分を持つパルス列が得られるので、こ
れを線輪とコンデンサで構成された同調回路26を負荷
とするトランジスタ増幅器25で周期Tの成分の正弦波
を抽出し、増幅器27でデユーティ比50%のパルス列
に変換して出力する(第7図−■、■参照)。
尚、この回路は入力パルス列のデユーティ比が点線の様
に50%から例えば60%になっても、同調回路で周期
がTの正弦波を抽出し、振幅制限してパルス列を作るの
でデユーティ比は変化せず50%のままである。しかし
、正弦波の位相が変化するので第7図−〇の点線の様に
ずれる。
に50%から例えば60%になっても、同調回路で周期
がTの正弦波を抽出し、振幅制限してパルス列を作るの
でデユーティ比は変化せず50%のままである。しかし
、正弦波の位相が変化するので第7図−〇の点線の様に
ずれる。
しかし、この回路は同調回路用線輪として、例えば数1
0nH〜数μH程度のものが必要となるが、これのLS
I化は形状が大きくなって不可能な為、CMI符号化部
としてのLSI化が困難である。
0nH〜数μH程度のものが必要となるが、これのLS
I化は形状が大きくなって不可能な為、CMI符号化部
としてのLSI化が困難である。
又、入カクロソクのデユーティ比が大きく変化すると、
出力クロックの位相も対応して変化するので、CMI符
号の波形整形の際に識別を誤る可能性があると云う2つ
の問題点がある。
出力クロックの位相も対応して変化するので、CMI符
号の波形整形の際に識別を誤る可能性があると云う2つ
の問題点がある。
上記の問題点は、第1図に示す様に入力パルス列を入力
し該入力パルスの立上り又は立下りのどちらか一方を用
いて該入力パルスの周期と同一で、パルス幅がI/Nパ
ルス列に変換する第1の変換回路4−1と、2からNま
での全ての整数Kに対しそれぞれ該第1の変換回路の出
力と同一のフトしたパルス列に変換する第にの変換回路
4−2.、、、INと、該第1乃至Nの変換回路の出力
を加算する加算回路5とから構成された本発明のN逓倍
回路により解決される。
し該入力パルスの立上り又は立下りのどちらか一方を用
いて該入力パルスの周期と同一で、パルス幅がI/Nパ
ルス列に変換する第1の変換回路4−1と、2からNま
での全ての整数Kに対しそれぞれ該第1の変換回路の出
力と同一のフトしたパルス列に変換する第にの変換回路
4−2.、、、INと、該第1乃至Nの変換回路の出力
を加算する加算回路5とから構成された本発明のN逓倍
回路により解決される。
各変換回路では入力パルス列の立上がり又は立下がりの
一方を用いて所定のパルス幅と位相のパルスを作成して
いることにより、各パルスの位相関係は入力パルスのパ
ルス幅によって変わらないため、各パルスを加算して得
られるN逓倍信号は入力パルスのパルス幅の影響を受け
ないものとなる。又、線輪等を用いた同調回路を使用す
る必要がないため、LSI化が容易となる。
一方を用いて所定のパルス幅と位相のパルスを作成して
いることにより、各パルスの位相関係は入力パルスのパ
ルス幅によって変わらないため、各パルスを加算して得
られるN逓倍信号は入力パルスのパルス幅の影響を受け
ないものとなる。又、線輪等を用いた同調回路を使用す
る必要がないため、LSI化が容易となる。
第2図は本発明の第1実施例のブロック図、第3図は第
2図の動作説明普1、左側の数字は第2図の同じ数字の
波形を示す。第2図において遅延回路41−1.41−
2. インバータ41−3゜2、インバータ42−3
、AND回路42−4からなる部分は第1図の第2の変
換回路4−2に、NOR回路51は第1図の加算回路5
にそれぞれ対応する。
2図の動作説明普1、左側の数字は第2図の同じ数字の
波形を示す。第2図において遅延回路41−1.41−
2. インバータ41−3゜2、インバータ42−3
、AND回路42−4からなる部分は第1図の第2の変
換回路4−2に、NOR回路51は第1図の加算回路5
にそれぞれ対応する。
尚、インバータ41−3.42−3.AND回路41−
4.42−4自身による遅延時間は簡単の為0として説
明する。 ゛ 第2図において、第3図−のに示す様なパルス幅T9周
期2Tのパルス列が端子INから、例えばNOR回路、
OR回路、NAND回路、AND回路などのゲートが縦
続接続され、所定の遅延時間をもつ遅延回路41−1.
42−1に加えられる。
4.42−4自身による遅延時間は簡単の為0として説
明する。 ゛ 第2図において、第3図−のに示す様なパルス幅T9周
期2Tのパルス列が端子INから、例えばNOR回路、
OR回路、NAND回路、AND回路などのゲートが縦
続接続され、所定の遅延時間をもつ遅延回路41−1.
42−1に加えられる。
遅延回路41−1では、第3図−〇に示す様に、T1だ
け遅延された後、一部は直接にA、ND回路41−4に
、残りの部分は遅延回路41−2でT3 (T/2に等
しい)だけ遅延された後、インバータ41−3で反転さ
れアンド回路41−4に加えられる(第3図−■参照)
ので、この回路より第3図−■に示す様な周期2Tでパ
ルス幅がT/2のパルス列が得られる。
け遅延された後、一部は直接にA、ND回路41−4に
、残りの部分は遅延回路41−2でT3 (T/2に等
しい)だけ遅延された後、インバータ41−3で反転さ
れアンド回路41−4に加えられる(第3図−■参照)
ので、この回路より第3図−■に示す様な周期2Tでパ
ルス幅がT/2のパルス列が得られる。
一方、前記の遅延回路42−1に加えられた入力パルス
列は、第3図−■に示す様に、T2=71+Tだけ遅延
され、一部は直接AND回路42−4に、残りの部分は
遅延回路42−2とインバータ42−3でT3=T/2
だけ遅延1反転されてアンド回路42−4に加えられる
(第3図−■参照)。そこでAND回路42−4の出力
に、第3図−■に示ず様に第1の変換回路の出力をTだ
けシフトした出力が得られる。
列は、第3図−■に示す様に、T2=71+Tだけ遅延
され、一部は直接AND回路42−4に、残りの部分は
遅延回路42−2とインバータ42−3でT3=T/2
だけ遅延1反転されてアンド回路42−4に加えられる
(第3図−■参照)。そこでAND回路42−4の出力
に、第3図−■に示ず様に第1の変換回路の出力をTだ
けシフトした出力が得られる。
この2つの出力はNOR回路51で加算され、第3図−
〇に示す様に、入力パルス列を2逓倍したパルス幅T/
22周朋Tのパルス列が得られ、例えば第6図のフリッ
プフロップ回路3に加えられ、CMI符号の波形整形に
使用される。
〇に示す様に、入力パルス列を2逓倍したパルス幅T/
22周朋Tのパルス列が得られ、例えば第6図のフリッ
プフロップ回路3に加えられ、CMI符号の波形整形に
使用される。
又、入力パルス列のデユーティ比が第3図点線の様に変
化しても、AND回路41−4.42−4の出力側にそ
の変化は現れないので、波形整形の際の誤識別の可能性
は改善される。
化しても、AND回路41−4.42−4の出力側にそ
の変化は現れないので、波形整形の際の誤識別の可能性
は改善される。
尚、本発明の2逓倍回路の例として、入力パルス列の周
波数が32MHz、lゲート当たり約2nsの遅延時間
を持つものを使用し、T1=O。
波数が32MHz、lゲート当たり約2nsの遅延時間
を持つものを使用し、T1=O。
T3=15ns、T4=7.5nsで64MHzの出力
クロックが得られた。
クロックが得られた。
又、従来の2逓倍回路の大きさは約30X40X10m
mあったが、LSI化によりCMI符号器と2逓倍回路
を含めたCMI符号化部として約1010X10X2の
大きさに減少すると共に、消費電力も従来の約1/2に
減少し、CMI符合化部全体の信頼度は部品点数が減少
した為に向上した。
mあったが、LSI化によりCMI符号器と2逓倍回路
を含めたCMI符号化部として約1010X10X2の
大きさに減少すると共に、消費電力も従来の約1/2に
減少し、CMI符合化部全体の信頼度は部品点数が減少
した為に向上した。
以上は2逓倍回路についての実施例であるが、同様の思
想をN逓倍回路に拡大することができる。
想をN逓倍回路に拡大することができる。
第4図は同様の思想を3逓倍回路に用いた第2実施例の
ブロック図を、第5図は第4図の動作説明図で左側の数
字は第4図の同じ数字の波形を示す。
ブロック図を、第5図は第4図の動作説明図で左側の数
字は第4図の同じ数字の波形を示す。
第4図において、遅延回路41−5.41−6゜インバ
ータ41−7.AND回路41−8からなる部分は第1
図の第1の変換回路4−1に、遅延回路41−5.42
−5.42−6.インバータ42−7.AND回路42
−8からなる部分は第1図の第2の変換回路4−2に、
遅延回路41−5.42−5.43−5.43−6.
インバータ43−7.AND回路43−8からなる部分
は第1図に示唆されている第3の変換回路4−3に、N
OR回路52は第1図の加算回路5にそれぞれ対応する
。
ータ41−7.AND回路41−8からなる部分は第1
図の第1の変換回路4−1に、遅延回路41−5.42
−5.42−6.インバータ42−7.AND回路42
−8からなる部分は第1図の第2の変換回路4−2に、
遅延回路41−5.42−5.43−5.43−6.
インバータ43−7.AND回路43−8からなる部分
は第1図に示唆されている第3の変換回路4−3に、N
OR回路52は第1図の加算回路5にそれぞれ対応する
。
入力端子1には周期3T°、パルス幅(3/2)T゛の
パルス信号が入力される(第5図0参照)。
パルス信号が入力される(第5図0参照)。
第1の変換回路4−1は第1実施例の第1の変換回路と
同じようにして、周期3T°、パルス幅T°/2のパル
スに変換してNOR回路52に出力する(第5図■〜■
参照)。
同じようにして、周期3T°、パルス幅T°/2のパル
スに変換してNOR回路52に出力する(第5図■〜■
参照)。
第2の変換回路4−2は遅延回路41−5を第1の変換
回路4−1と共有し、遅延回路42−5によって更にT
5 (=T)だけ遅れた第1の変換回路出力と同様のパ
ルス列に変換してNOR回路52に出力する(第5図■
〜■参照)。
回路4−1と共有し、遅延回路42−5によって更にT
5 (=T)だけ遅れた第1の変換回路出力と同様のパ
ルス列に変換してNOR回路52に出力する(第5図■
〜■参照)。
第3の変換回路4−3は遅延回路41−5.42−5を
第2の変換回路4−2と共有し、遅延回路43−5によ
って更にT5だけ遅れた第2の変換回路出力と同様のパ
ルス列に変換してNOR回路52に出力する(第5図■
〜[相]参照)。NOR回路52は第1乃至第3の変換
回路4−1〜4−3からの周期3T°、パルス幅T°/
2でT′ずつシフトした3つのパルス列を加算し、入力
端子INに入力された信号が3逓1倍されたパルス列を
出力端子01JTに出力する(第5図0参照)。
第2の変換回路4−2と共有し、遅延回路43−5によ
って更にT5だけ遅れた第2の変換回路出力と同様のパ
ルス列に変換してNOR回路52に出力する(第5図■
〜[相]参照)。NOR回路52は第1乃至第3の変換
回路4−1〜4−3からの周期3T°、パルス幅T°/
2でT′ずつシフトした3つのパルス列を加算し、入力
端子INに入力された信号が3逓1倍されたパルス列を
出力端子01JTに出力する(第5図0参照)。
このように、遅延回路を複数の変換回路で共用すること
により、遅延回路を構成するゲートの数を削減すること
ができる。
により、遅延回路を構成するゲートの数を削減すること
ができる。
本発明は、線輪を用いないためN逓倍回路のLSI化が
可能となるとともに、波形整形の際に識別を誤る可能性
が改善されるという効果がある。
可能となるとともに、波形整形の際に識別を誤る可能性
が改善されるという効果がある。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、
第2図は本発明の第1実施例のブロック図、第3図は第
2図の動作説明図、 第4図は本発明の第2実施例のブロック図、第5図は第
4図の動作説明図、 第6図はCMI符号化部のブロック図、第7図は第6図
の動作説明図、 第8図は従来例の回路図、 第9図は第8図の動作説明図である。 図において、 4−1〜4−Nは第1〜第Nの変換回路、5は加算回路
、 41−1.41−2.41−5.41−6゜42−1.
42−2.42−5.42−6.43−5.43−6は
遅延回路、 41−3.41−7.42−3.42−7゜43−7は
インバータ、 41−4.41−8.42−4.42−8゜43−8は
AND回路、 51.52はNOR回路をそれぞれ示す。 杢発明の原理プロ1.り図 第1図 不定明、)第1実施イ州のフ゛口・・・フ図第2図の動
作説明図 第3図 第4図の中カイ乍逸■月 し] CM1荷号イ仁部のフ゛ロー、71Xl第 6 図 ■ 111 ↑ 11111111 ottrooo(rrOl 箔6図の動作容光明図
2図の動作説明図、 第4図は本発明の第2実施例のブロック図、第5図は第
4図の動作説明図、 第6図はCMI符号化部のブロック図、第7図は第6図
の動作説明図、 第8図は従来例の回路図、 第9図は第8図の動作説明図である。 図において、 4−1〜4−Nは第1〜第Nの変換回路、5は加算回路
、 41−1.41−2.41−5.41−6゜42−1.
42−2.42−5.42−6.43−5.43−6は
遅延回路、 41−3.41−7.42−3.42−7゜43−7は
インバータ、 41−4.41−8.42−4.42−8゜43−8は
AND回路、 51.52はNOR回路をそれぞれ示す。 杢発明の原理プロ1.り図 第1図 不定明、)第1実施イ州のフ゛口・・・フ図第2図の動
作説明図 第3図 第4図の中カイ乍逸■月 し] CM1荷号イ仁部のフ゛ロー、71Xl第 6 図 ■ 111 ↑ 11111111 ottrooo(rrOl 箔6図の動作容光明図
Claims (1)
- 【特許請求の範囲】 入力パルス列を入力し該入力パルスの立上り又は立下り
のどちらか一方を用いて該入力パルスの周期と同一で、
パルス幅が1/N(Nは1より大きい整数)のパルス列
に変換する第1の変換回路(4−1)と、 2からNまでの全ての整数Kに対しそれぞれ該第1の変
換回路の出力と同様のパルス列で位相が該周期の(K−
1)/Nだけシフトしたパルス列に変換する第Kの変換
回路(4−2……4−N)と、 該第1乃至Nの変換回路の出力を加算する加算回路(5
)とから構成されたことを特徴とするN逓倍回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23030385 | 1985-10-16 | ||
JP60-230303 | 1985-10-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62175011A true JPS62175011A (ja) | 1987-07-31 |
Family
ID=16905715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6292686A Pending JPS62175011A (ja) | 1985-10-16 | 1986-03-20 | N逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62175011A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6474808A (en) * | 1987-09-17 | 1989-03-20 | Mitsubishi Electric Corp | Frequency multiplying circuit |
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
-
1986
- 1986-03-20 JP JP6292686A patent/JPS62175011A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6474808A (en) * | 1987-09-17 | 1989-03-20 | Mitsubishi Electric Corp | Frequency multiplying circuit |
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
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