JPS648495B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、同軸ケーブルや光フアイバによりデ
イジタル情報を伝送する場合に使用されるCMI
符号に変換する為のCMI符号化回路に関するも
のである。

従来技術と問題点 CMI符号は、入力情報の“０”を“01”とし、
“１”を“11”と“00”とに交互に変換する符号
であり、“０”の長い連続が生じないので、受信
側のタイミング抽出が容易となり、又直流分を含
まないので、受信回路の設計が容易となる利点を
有するものである。このようなCMI符号に変換
する従来のCMI符号化回路は、例えば、第１図
に示す構成を有するものであつた。同図に於い
て、FF１，FF２はフリツプフロツプ、Ｇ１〜Ｇ
１１はゲート回路、INは入力端子、OUTは出力
端子、CLKはクロツク端子であり、フリツプフ
ロツプFF１，FF２のＤはデータ端子、Ｃはクロ
ツク端子、Ｑ，は出力端子、ａ〜ｌは各部の信
号である。

第２図は第１図の各部の遅延を1nSとし、クロ
ツクを100MHzとした場合の動作説明図であり、
ハイレベルを論理“０”、ローレベルを論理“１”
として示し、(a)〜(l)は、第１図の各部の信号ａ〜
ｌの一例を示すものである。この第２図を用いて
第１図の動作を説明する。まず、入力端子INに
(a)に示す“０”、“０”、“１”、“１”のデータａ
が
入力されて、フリツプフロツプFF１のデータ端
子Ｄに加えられ、又クロツク端子CLKに、(b)に
示すクロツクｂが入力されたとすると、ゲート回
路Ｇ１で反転された信号ｃは、(c)に示すように
6nS遅れと等価になる。この信号ｃがフリツプフ
ロツプFF１のクロツク端子Ｃに加えられるので、
フリツプフロツプFF１の出力端子Ｑからは、(d)
に示す信号ｄが出力される。この信号ｄと信号ｃ
とがゲート回路Ｇ２に加えられ、その出力信号ｅ
は(e)に示すものとなり、フリツプフロツプFF２
のクロツク端子Ｃに加えられる。従つて、フリツ
プフロツプFF２の出力端子Ｑからは(f)に示す信
号ｆが出力される。これは信号ｅを分周したもの
に相当することになる。

又データａは、ゲート回路Ｇ６〜Ｇ８により遅
延されて(g)に示す信号ｇとなり、信号ｆと共にゲ
ート回路Ｇ１０に加えられる。従つて、ゲート回
路Ｇ１０の出力信号ｈは(h)に示すものとなる。又
データａはゲート回路Ｇ５により遅延されて信号
ｊとなり、ゲート回路Ｇ９に加えられる。又クロ
ツクｂは、ゲート回路Ｇ１を介した後、ゲート回
路Ｇ３，Ｇ４により遅延されて信号ｉとなり、ゲ
ート回路Ｇ９に加えられる。従つて、ゲート回路
Ｇ９には(i)と(j)とに示す信号ｉ，ｊが入力され、
その出力信号ｋは(k)に示すものとなる。ゲート回
路Ｇ９，Ｇ１０の出力信号ｋ，ｈがゲート回路Ｇ
１１に加えられるので、その出力信号ｌは(l)に示
すCMI符号となる。

この場合、ゲート回路Ｇ１１に入力される信号
ｋ，ｈの僅かな時間差により、点線で示すひげ状
パルスがゲート回路Ｇ１１から出力される。この
ようなひげ状パルスは、受信誤りを生じさせる原
因となるので、除去することが必要である。そこ
で、従来は、クロツクｂを２逓倍し、この逓倍ク
ロツクにより、出力端子OUTからのCMI符号を
フリツプフロツプにより読み直すことが考えられ
ていた。しかし、クロツクｂを２逓倍する回路
は、規模が大きく、且つ周波数が倍になることに
より、高速動作素子を必要とするので、高価にな
る欠点があつた。

発明の目的 本発明は、クロツクを特に２逓倍することな
く、ひげ状パルスが含まれないCMI符号を出力
できるようにすることを目的とするものである。

発明の構成 本発明は、データ端子にデータ、クロツク端子
にクロツクをそれぞれ加える第１のフリツプフロ
ツプ、該第１のフリツプフロツプの出力信号と前
記クロツクとのナンド出力信号をクロツク端子に
加えて分周する第２のフリツプフロツプ、該第２
のフリツプフロツプの出力信号と前記データとの
ナンド出力信号をデータ端子に、前記クロツクを
クロツク端子に、且つ前記データと前記クロツク
とから前記データが“０”の時に形成されるセツ
ト信号をセツト端子にそれぞれ加える第３のフリ
ツプフロツプとを備え、該第３のフリツプフロツ
プからCMI符号を出力するものであり、以下実
施例について詳細に説明する。

発明の実施例 第３図は、本発明の実施例の回路図であり、第
１図と同一符号は同一部分を示し、FF３は第３
のフリツプフロツプ、Ｇ１２〜Ｇ２０はゲート回
路である。フリツプフロツプFF３のデータ端子
Ｄにはゲート回路Ｇ１０の出力信号h′、クロツク
端子Ｃにはゲート回路Ｇ１８の出力信号ｏ、セツ
ト端子Ｓにはゲート回路Ｇ２０の出力信号ｎがそ
れぞれ加えられる。又第２のフリツプフロツプ
FF２のデータ端子Ｄには出力端子の出力信号
f′、クロツク端子Ｃにはゲート回路Ｇ２の出力信
号ｅがそれぞれ加えられる。又信号ｉ，ｊを加え
るゲート回路Ｇ１２の出力信号k′から、ゲート回
路Ｇ１３〜Ｇ１６，Ｇ１９，Ｇ２０により、パル
ス幅の狭いセツト信号ｎを形成するものであり、
ゲート回路Ｇ１２の出力信号k′をゲート回路Ｇ１
３〜Ｇ１６により遅延させた信号ｍと、ゲート回
路Ｇ１２の出力信号k′とを、ゲート回路Ｇ１９に
入力して、データａが“０”の時にセツト信号ｎ
がフリツプフロツプFF３のセツト端子Ｓに加え
られるようにするものである。

第４図は動作説明図であり、(a)〜（ｐ）は第３
図の各部の信号ａ〜ｐの一例を示すものである。
入力端子INに(a)に示すデータａが入力され、ク
ロツク端子CLKに(b)に示すクロツクｂが入力さ
れ、クロツク周波数が100MHzで、各ゲート回路
やフリツプフロツプの遅延時間を1nSとすると、
ゲート回路Ｇ１の出力信号ｃ、第１のフリツプフ
ロツプFF１の出力信号ｄ及びゲート回路Ｇ２の
出力信号ｅは、それぞれ従来例と同様に(c)〜(e)に
示すものとなる。

第２のフリツプフロツプFF２の出力信号f′は
出力端子から出力しているので、第１図に於け
るフリツプフロツプFF２の出力信号ｆとは極性
が反転している点が相違するが、入力端子INに
加えられたデータａの“１”が分周した信号とな
ることは同一である。又ゲート回路Ｇ８の出力信
号ｇ、即ちデータａを3nS遅延させた信号は(g)に
示すように従来例と同様であり、従つて、ゲート
回路Ｇ１０の出力信号h′は、信号f′，ｇとのナン
ド論理出力のとなり、（h′）に示すものとなる。
この場合に信号f′，ｇは3nSの遅延となるもので
あるが、各素子の遅延時間のばらつきにより、点
線で示すようにひげ状パルスが生じることがあ
る。この信号h′は第３のフリツプフロツプFF３
のデータ端子Ｄに加えられ、クロツク端子Ｃに
は、ゲート回路Ｇ１，Ｇ３，Ｇ４，Ｇ１７，Ｇ１
８を介して遅延された信号ｏが加えられるので、
データ端子Ｄにひげ状パルスが加えられても、そ
のタイミングからずれている遅延クロツクｏによ
りフリツプフロツプFF３がデータの読み込みを
行うことになるから、ひげ状パルスは除去されて
フリツプフロツプFF３に読み込まれることにな
る。

又ゲート回路Ｇ１２は(i)に示す信号ｉと(j)に示
す信号ｊとのアンド論理出力信号k′を、直接ゲー
ト回路Ｇ１９の一方の入力とし、ゲート回路Ｇ１
３〜Ｇ１６を介して他方の入力とするもので、ゲ
ート回路Ｇ１６の出力信号ｍは（ｍ）に示すもの
となるので、ゲート回路Ｇ２０の出力信号ｎは
（ｎ）に示すものとなる。この信号ｎはデータａ
が“０”の時形成されて第３のフリツプフロツプ
FF３のセツト信号となるものであり、従つて、
フリツプフロツプFF３の出力信号ｐは（ｐ）に
示すようにCMI符号となる。そして、このCMI
符号にはひげ状パルスが含まれるようなことはな
くなる。

なおゲート回路の種類や個数は、データ、クロ
ツクの論理レベル、各素子の遅延時間、データ速
度等を考慮して任意に選定することができるもの
であり、前述の実施例にのみ本発明は限定される
ものではない。

発明の効果 以上説明したように、本発明は、データ端子Ｄ
にデータａ、クロツク端子Ｃにクロツクｃをそれ
ぞれ加える第１のフリツプフロツプFF１と、こ
の第１のフリツプフロツプFF１の出力信号ｄと
クロツクｃとのナンド出力信号ｅをクロツク端子
Ｃに加えて分周する第２のフリツプフロツプFF
２と、この第２のフリツプフロツプFF２の出力
信号f′とデータとのナンド出力信号h′をデータ端
子Ｄに、クロツクをクロツク端子Ｃに、且つデー
タａとクロツクとからデータａが“０”の時にセ
ツト信号ｎを形成してセツト端子Ｓにそれぞれ加
える第３のフリツプフロツプFF３とを備えたこ
とにより、クロツクを２逓倍することなく、第３
のフリツプフロツプFF３からひげ状パルスのな
いCMI符号を出力することができるものである。

【図面の簡単な説明】

第１図は従来のCMI符号化回路、第２図はそ
の動作説明図、第３図は本発明の実施例の回路
図、第４図はその動作説明図である。 FF１〜FF３は第１〜第３のフリツプフロツ
プ、Ｇ１〜Ｇ２０はゲート回路、INは入力端子、
CLKはクロツク端子、OUTは出力端子である。

Claims (1)

【特許請求の範囲】
1. １ データ端子にデータ、クロツク端子にクロツ
   クをそれぞれ加える第１のフリツプフロツプ、該
   第１のフリツプフロツプの出力信号と前記クロツ
   クとのナンド出力信号をクロツク端子に加えて分
   周する第２のフリツプフロツプ、該第２のフリツ
   プフロツプの出力信号と前記データとのナンド出
   力信号をデータ端子に、前記クロツクをクロツク
   端子に、且つ前記データと前記クロツクとから前
   記データが“０”の時に形成されるセツト信号を
   セツト端子にそれぞれ加える第３のフリツプフロ
   ツプとを備え、該第３のフリツプフロツプから
   CMI符号を出力することを特徴とするCMI符号
   化回路。