JPH01321732A - Ｈｄｂ−３符号則誤り検出回路 - Google Patents
Ｈｄｂ−３符号則誤り検出回路Info
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- JPH01321732A JPH01321732A JP15532588A JP15532588A JPH01321732A JP H01321732 A JPH01321732 A JP H01321732A JP 15532588 A JP15532588 A JP 15532588A JP 15532588 A JP15532588 A JP 15532588A JP H01321732 A JPH01321732 A JP H01321732A
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- 238000006467 substitution reaction Methods 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
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- 230000005540 biological transmission Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＮＲＺ信号を所定符号則で符号化されたバイポーラパル
スを復号するＨ Ｄ ［３−３デコーダ回路の符号則エ
ラー検出回路に関し、 複数の符号則誤すエラーや４つ以北“０”連続したデー
タエラーを１つの回路構成で検出出来る符号則誤り検出
回路の提供を目的とし、 Ｐ極性とＮ極性に交互に発生
ずるバイポーラパルス中の前１ビットを含む特定置換パ
ターンの４種類のパターンをそれぞれ検出する第１／第
２パターン検出手段及び第３／第４パターン検出手段と
、ｐ極性とＮ極性に交互に発生するバイポーラパルスの
中で少なくとも４つ以」二の“０”が連続した状態を検
出する“０”連続検出手段と、第１／第２パターン検出
手段及び第３／第４パターン検出手段の検出状態がそれ
ぞれ交互に検出されていることを検出する交互検出手段
と、交互検出手段で検出した状態からエラービットを検
出するエラービット検出手段と、“０”連続検出手段の
出力と、エラービット検出手段の出力とをランチしエラ
ーパルスとして出力するエラーパルス出力手段とを備え
構成する。
スを復号するＨ Ｄ ［３−３デコーダ回路の符号則エ
ラー検出回路に関し、 複数の符号則誤すエラーや４つ以北“０”連続したデー
タエラーを１つの回路構成で検出出来る符号則誤り検出
回路の提供を目的とし、 Ｐ極性とＮ極性に交互に発生
ずるバイポーラパルス中の前１ビットを含む特定置換パ
ターンの４種類のパターンをそれぞれ検出する第１／第
２パターン検出手段及び第３／第４パターン検出手段と
、ｐ極性とＮ極性に交互に発生するバイポーラパルスの
中で少なくとも４つ以」二の“０”が連続した状態を検
出する“０”連続検出手段と、第１／第２パターン検出
手段及び第３／第４パターン検出手段の検出状態がそれ
ぞれ交互に検出されていることを検出する交互検出手段
と、交互検出手段で検出した状態からエラービットを検
出するエラービット検出手段と、“０”連続検出手段の
出力と、エラービット検出手段の出力とをランチしエラ
ーパルスとして出力するエラーパルス出力手段とを備え
構成する。
本発明は、ＮＲＺ信号を所定符号則で符号化されたバイ
ポーラパルスを復号するＩ（Ｄ ＋３−３テ゛コ一ダ回
路の符号則エラー検出回路に関する。
ポーラパルスを復号するＩ（Ｄ ＋３−３テ゛コ一ダ回
路の符号則エラー検出回路に関する。
Ｐ’ＣＭ伝送にあっては、その用いている符号則に応じ
たデコーダ回路が採用されている。例えば、欧米諸国で
用いられているものに、ＨＤ Ｂ −３（ｌｌｉｇｈ−
ｄｅｎｓｉｔｙ ｂｉｐｏｌａｒ ｗｉｔｈ ３ ｚｅ
ｒｏ ５ｕｂｓｔｉｔｕｔｉｏｎ）デコーダ回路がある
。
たデコーダ回路が採用されている。例えば、欧米諸国で
用いられているものに、ＨＤ Ｂ −３（ｌｌｉｇｈ−
ｄｅｎｓｉｔｙ ｂｉｐｏｌａｒ ｗｉｔｈ ３ ｚｅ
ｒｏ ５ｕｂｓｔｉｔｕｔｉｏｎ）デコーダ回路がある
。
これは、バイポーラ符号の１つであり、２進符号の“０
”の連続数が３ビット以下の時は、Ａ Ｍ■符号（バイ
ポーラ符号）と同じであるが４ビット以上の“０”が連
続した時、４ビット以上の“０”が連続したブロックを
特定の符号パターンである“ＢＯＯＶ”か“０００■“
のいずれかに置換するものである。
”の連続数が３ビット以下の時は、Ａ Ｍ■符号（バイ
ポーラ符号）と同じであるが４ビット以上の“０”が連
続した時、４ビット以上の“０”が連続したブロックを
特定の符号パターンである“ＢＯＯＶ”か“０００■“
のいずれかに置換するものである。
尚、“Ｖ”符号はバイポーラ則に違反させて、“ｌ”信
号を挿入するものである。又、“ＢＯＯＶ”か“０００
■”かの選択は、前回挿入した“■”信号の極性と最後
の“ｌ”信号の極性が同極性ならばＢＯＯＶ”、異極性
ならば“０００Ｖ”となる。
号を挿入するものである。又、“ＢＯＯＶ”か“０００
■”かの選択は、前回挿入した“■”信号の極性と最後
の“ｌ”信号の極性が同極性ならばＢＯＯＶ”、異極性
ならば“０００Ｖ”となる。
これら符号を復号する時のバイポーラ符号則誤り検出で
は、以下の条件を全て網羅する必要がある。
は、以下の条件を全て網羅する必要がある。
即ち、特定符号パターンとしては、（ａｌその直前のＮ
局側が“Ｂ”信号でＰ局側が“ｏｏｏｖ”となる場合、
（１））直前のＮ局側が“Ｂ”１８号でＩ〕局側が“［
３００Ｖ”となる場合、（Ｃ１直前のＰ局側が“Ｂ”信
号でＮ局側が“ｏｏｏｖ”となる場合、＋ｄｌ直前のＩ
）局側力げＢ″信号Ｎ局側が“ＢＯＯＶ”となる場合の
４つのパターンと、４つ以」−の“０”が連続した状態
のそれぞれを検出する機能を必要とする。
局側が“Ｂ”信号でＰ局側が“ｏｏｏｖ”となる場合、
（１））直前のＮ局側が“Ｂ”１８号でＩ〕局側が“［
３００Ｖ”となる場合、（Ｃ１直前のＰ局側が“Ｂ”信
号でＮ局側が“ｏｏｏｖ”となる場合、＋ｄｌ直前のＩ
）局側力げＢ″信号Ｎ局側が“ＢＯＯＶ”となる場合の
４つのパターンと、４つ以」−の“０”が連続した状態
のそれぞれを検出する機能を必要とする。
〔従来の技術］
第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャーＩ・を説明する図、第６図は他の
従来例を説明するブロック図、第７図は他の従来例にお
けるタイムチャートを説明する図、第８図は符号変換則
を説明する図をそれぞれ示す。
におけるタイムチャーＩ・を説明する図、第６図は他の
従来例を説明するブロック図、第７図は他の従来例にお
けるタイムチャートを説明する図、第８図は符号変換則
を説明する図をそれぞれ示す。
第４図は従来のＨＤ Ｂ −３デコーダ回路中の符号則
誤り検出回路を示し、その構成は、Ｐ極性のデータ信号
■、Ｎ極性のデータ信号■をクロックＣＬＫ■のタイミ
ングで保持するＪＫ−フリップフロップ回路（以下ＪＫ
−Ｆ、Ｆ回路と称する）ｌと、 ＪＫ−Ｆ、Ｆ回路１から出力するバイポーラ信号■′か
ら符号則にあった信号■′を検出する２つのＡＮＤ回路
、１つのＮＯＲ回路からなるゲート回路２と、 ゲート回路２から取り出した信号■′を最初のＤ−Ｆ、
Ｆ回路３１でラッチした後縦接３売された２つのＤ−Ｆ
、Ｆ回路３２．３３で２ビット分シフトするシフト回路
３と、 ＪＫ−Ｆ、Ｆ回路１から出力するバイポーラ信号■′か
ら符号則に違反する信号■′を検出する２つのＮＡＤ回
路、１つのＮＯＲ回路からなるゲート回路４と、 ゲート回路４から取り出した１３号■′をラッチするＤ
−Ｆ、Ｆ回路５と、 シフト回路３の出力■′とＤ−Ｆ、Ｆ回路５の出力０′
からエラーパルスＯ′のみを取出すＮＡＮＤ回路６１．
６２からなるゲート回路６と、符号則に違反する信号■
′から同一方向に連続してエラービットが続いた場合の
エラーを検出するインバータ回路７１．ＮへＮＤ回路７
２及びＤ−Ｆ、Ｆ回路７３からなるエラー検出回路７と
、ゲート回路６から取り出したエラーパルスＯ′とエラ
ー検出回路７で検出したエラー〇′をゲーティングして
エラーパルス［相］′として出力するＮＡＮＤ回路から
なるゲート回路８とを具備している。
誤り検出回路を示し、その構成は、Ｐ極性のデータ信号
■、Ｎ極性のデータ信号■をクロックＣＬＫ■のタイミ
ングで保持するＪＫ−フリップフロップ回路（以下ＪＫ
−Ｆ、Ｆ回路と称する）ｌと、 ＪＫ−Ｆ、Ｆ回路１から出力するバイポーラ信号■′か
ら符号則にあった信号■′を検出する２つのＡＮＤ回路
、１つのＮＯＲ回路からなるゲート回路２と、 ゲート回路２から取り出した信号■′を最初のＤ−Ｆ、
Ｆ回路３１でラッチした後縦接３売された２つのＤ−Ｆ
、Ｆ回路３２．３３で２ビット分シフトするシフト回路
３と、 ＪＫ−Ｆ、Ｆ回路１から出力するバイポーラ信号■′か
ら符号則に違反する信号■′を検出する２つのＮＡＤ回
路、１つのＮＯＲ回路からなるゲート回路４と、 ゲート回路４から取り出した１３号■′をラッチするＤ
−Ｆ、Ｆ回路５と、 シフト回路３の出力■′とＤ−Ｆ、Ｆ回路５の出力０′
からエラーパルスＯ′のみを取出すＮＡＮＤ回路６１．
６２からなるゲート回路６と、符号則に違反する信号■
′から同一方向に連続してエラービットが続いた場合の
エラーを検出するインバータ回路７１．ＮへＮＤ回路７
２及びＤ−Ｆ、Ｆ回路７３からなるエラー検出回路７と
、ゲート回路６から取り出したエラーパルスＯ′とエラ
ー検出回路７で検出したエラー〇′をゲーティングして
エラーパルス［相］′として出力するＮＡＮＤ回路から
なるゲート回路８とを具備している。
第５図は第４図で示す符号則誤り検出回路のタイムチャ
ートである。
ートである。
尚、既述の通り特定置換パターンはその直前のビットに
より”ＢＯＯＶ”又は”ｏｏｏｖ”を取り、その状況を
第８図に示す。即ち、最」−段の（ｄｌ及び以下の（ａ
ｌ、 （Ｃ１，（ｂ）は〔産業上の利用分野〕の項で述
べた（ａｌ〜（ｄ）と同一内容を示す。
より”ＢＯＯＶ”又は”ｏｏｏｖ”を取り、その状況を
第８図に示す。即ち、最」−段の（ｄｌ及び以下の（ａ
ｌ、 （Ｃ１，（ｂ）は〔産業上の利用分野〕の項で述
べた（ａｌ〜（ｄ）と同一内容を示す。
これにより第５図のタイムチャートを見ると、エラー１
及びエラー３は符号則に違反する信号であるためゲート
回路６でエラーパルスＯ′として取り出されるが、エラ
ー２はゲート回路６及びエラー検出回路７共に検出する
ことが出来ない。
及びエラー３は符号則に違反する信号であるためゲート
回路６でエラーパルスＯ′として取り出されるが、エラ
ー２はゲート回路６及びエラー検出回路７共に検出する
ことが出来ない。
即ち、第４図に示す符号則誤り検出回路は特定置換パタ
ーンの直前のビットの状態が見られていないため、直前
のビットの状態如何にかかわらず“ＢＯＯＶ”の特殊置
換パターンは正常と見なす。
ーンの直前のビットの状態が見られていないため、直前
のビットの状態如何にかかわらず“ＢＯＯＶ”の特殊置
換パターンは正常と見なす。
一方、エラーｌ及びエラー３は“Ｂ ＯＶ Ｏ” 。
“ＢＢＯＯ”となり、いずれも特殊置換パターンにない
パターンを示すため、符号則誤りとして検出することが
可能となる。
パターンを示すため、符号則誤りとして検出することが
可能となる。
次に、第６図に示す符号則誤り検出回路は、“■”ビッ
トがＰ極性側とＮ極性側に交互に現れることを検出して
いる回路であり、検出回路９ａはＰ極性側のデータビッ
トと“■”ビットを検出し、検出回路９ｂはＮ極性側の
データビットと“■”ビットを検出している。
トがＰ極性側とＮ極性側に交互に現れることを検出して
いる回路であり、検出回路９ａはＰ極性側のデータビッ
トと“■”ビットを検出し、検出回路９ｂはＮ極性側の
データビットと“■”ビットを検出している。
そして、ゲート回路９Ｃにて検出回路９ａで検出し取り
出した“■”ビット（符号０“に相当する）と、検出回
路９ｂで検出し取り出した“■”ビット（符号■″に相
当する）とが交互に現れるか否かを検出している。
出した“■”ビット（符号０“に相当する）と、検出回
路９ｂで検出し取り出した“■”ビット（符号■″に相
当する）とが交互に現れるか否かを検出している。
尚、検出回路９ａ、９ｂ共に同一構成をしており、それ
はそれぞれ２つのインバータ回路９１ａ。
はそれぞれ２つのインバータ回路９１ａ。
９５ａ及び９１ｂ、９５ｂと、２つのＤ−Ｆ、Ｆ回路９
２ａ、９４ａ及び９２ｂ、９４ｂと、２つのＮＡＮＤ回
路９３ａ、９６ａ及び９３ｂ、９（３ｂとから構成され
ている。
２ａ、９４ａ及び９２ｂ、９４ｂと、２つのＮＡＮＤ回
路９３ａ、９６ａ及び９３ｂ、９（３ｂとから構成され
ている。
第７図は第６図で符号則違反を検出する一例を示し、第
７図に示す符号則違反は図中のエラー４〜６である。
７図に示す符号則違反は図中のエラー４〜６である。
エラー４及びエラー５は特定置換パターンに則しないエ
ラーであり、エラー６は“■”ビ・ノドが同一方向に連
続することによるエラーである。
ラーであり、エラー６は“■”ビ・ノドが同一方向に連
続することによるエラーである。
第６図に示す符号則誤り検出回路では上述の通り、“Ｖ
”ビットのみに注目しその“■”ビ・ノドがＰ極性側、
Ｎ極性側に交互に現れない場合は、ゲート回路９Ｃにて
エラーパルス［相］″を出力することから、第７図に示
すようにエラー６は検出されるが、エラー４，５は検出
することが出来ないことになる。
”ビットのみに注目しその“■”ビ・ノドがＰ極性側、
Ｎ極性側に交互に現れない場合は、ゲート回路９Ｃにて
エラーパルス［相］″を出力することから、第７図に示
すようにエラー６は検出されるが、エラー４，５は検出
することが出来ないことになる。
上述のように、従来の符’；’； ｊｊ＋Ｊ誤り検出回
路では、それぞれ検出するごとが出来ないエラーがあり
、しかも特定置換パターン以外のデータビットが４つ以
上“０”連続したデータが人力した場合も第４図及び第
６図で説明した従来例では、エラーとして検出する対象
としていなく、対象エラー以外のエラーが発生しても検
出出来ないと言う問題点がある。
路では、それぞれ検出するごとが出来ないエラーがあり
、しかも特定置換パターン以外のデータビットが４つ以
上“０”連続したデータが人力した場合も第４図及び第
６図で説明した従来例では、エラーとして検出する対象
としていなく、対象エラー以外のエラーが発生しても検
出出来ないと言う問題点がある。
本発明は、複数の符号則誤りエラーや４つ以−ヒ“０゛
連続したデータエラーを１つの回路構成で検出出来る符
号則誤り検出回路の提供をＩ−１的とする。
連続したデータエラーを１つの回路構成で検出出来る符
号則誤り検出回路の提供をＩ−１的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０゜２０は
Ｐ極性とＮ極性に交互に発生するバイポーラパルス中の
前１ビットを含めた特定置換パターンの４腫頽のパター
ンをそれぞれ検出する第１／第２パターン検出手段及び
第３／第４パターン検出手段であり、 ３０ばＰ極性と１性に交互に発生するバイポーラパルス
の中で少なくとも４つ以上の“Ｏ”が連続した状態を検
出ずろ“０”連続検出手段であり、 ４０は第１／第２パターン検出手段１０及び第３／第４
パターン検出手段２０の検出状態がそれぞれ交互に検出
されていることを検出する交互検出手段であり、 ５０は交互検出手段４０で検出した状態からエラービッ
トを検出するエラービット検出手段であり、 ６０は“０”連続検出手段３０の出力と、エラービア
ｔ・検出手段５０の出力とをラッチしてエラーパルス（
３５）として出力するエラーパルス出力手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
Ｐ極性とＮ極性に交互に発生するバイポーラパルス中の
前１ビットを含めた特定置換パターンの４腫頽のパター
ンをそれぞれ検出する第１／第２パターン検出手段及び
第３／第４パターン検出手段であり、 ３０ばＰ極性と１性に交互に発生するバイポーラパルス
の中で少なくとも４つ以上の“Ｏ”が連続した状態を検
出ずろ“０”連続検出手段であり、 ４０は第１／第２パターン検出手段１０及び第３／第４
パターン検出手段２０の検出状態がそれぞれ交互に検出
されていることを検出する交互検出手段であり、 ５０は交互検出手段４０で検出した状態からエラービッ
トを検出するエラービット検出手段であり、 ６０は“０”連続検出手段３０の出力と、エラービア
ｔ・検出手段５０の出力とをラッチしてエラーパルス（
３５）として出力するエラーパルス出力手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
第１／第２パターン検出手段１０及び交互検出手段４０
でＨＤ Ｂ −３符号則の“Ｖ”パルス検出し、第３／
第４パターン検出手段２０及び交互検出手段４０で入力
されたパルスからバイオレーション（エラー）パルスを
検出する。
でＨＤ Ｂ −３符号則の“Ｖ”パルス検出し、第３／
第４パターン検出手段２０及び交互検出手段４０で入力
されたパルスからバイオレーション（エラー）パルスを
検出する。
そして、上述の２つの検出パルスを入力してエラービッ
ト検出手段５０にてエラーパルスのみを検出する。
ト検出手段５０にてエラーパルスのみを検出する。
一方、“０”連続検出手段３０で入力されたデータの４
ビット連続“０”を検出し、エラーパルス出力手段６０
にてエラービット検出手段５０にて検出したエラーパル
スに“０”連続検出手段３０で４ビット連続“０”エラ
ーを合わせたものをエラーパルス（３５）として出力す
ることにより、ＨＤ Ｂ −３符号則に従った複数のＨ
ＤＢ−３符号則誤りの検出が１つの回路構成のもとに行
うことが可能となる。
ビット連続“０”を検出し、エラーパルス出力手段６０
にてエラービット検出手段５０にて検出したエラーパル
スに“０”連続検出手段３０で４ビット連続“０”エラ
ーを合わせたものをエラーパルス（３５）として出力す
ることにより、ＨＤ Ｂ −３符号則に従った複数のＨ
ＤＢ−３符号則誤りの検出が１つの回路構成のもとに行
うことが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、企図を通して同一符号は同一対象物
を示す。
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、企図を通して同一符号は同一対象物
を示す。
第２図に示す本実施例におけるＨ Ｄ Ｂ−３符号則誤
り検出回路は、第１図で説明した第１／第２パターン検
出手段１０として、Ｐ極性側のデータから“■”パルス
と直前の１ビットの状態と共に特定置換パターンの状態
を検出するため５ビットをシフトするＩ）−Ｆ、Ｆ回路
１０１〜１０５と、特定置換パターンの２つのパターン
を検出するＮＡＮＤＡＮＤ回路るゲート回路１０６〜１
０８とから構成される第１／第２パターン検出部１０ａ
、第３／第４パターン検出手段２０として、Ｎ極性例の
データから“■”パルスと直前のｌビットの状態と共に
特定置換パターンの状態を検出するためのもので第１／
第２パターン検出部１０ａと同一構成の第３／第４パタ
ーン検出部２０ａ、“０”連続検出手段３０として、Ａ
ＮＩ′）ゲート回路３０１．４段のシフトをなずｒ）−
Ｆ、Ｆ回路３０２〜３０５及び２つのＮＯＲゲート回路
３０６．３０７からなる“０”連続検出部３０ａ、交互
検出手段４０として、Ｐ極性側及びＮ極性側のそれぞれ
２つのパターンを検出するだめの２つのＪＫ−Ｆ、Ｆ回
路４０１，４０２．ＮＯＲゲート回路４０３．２つのＡ
ＮＤ回路と１つのＮＯＲ回路からなるゲート回路４０４
，４０５及びＡＮＤゲーグー路４０６からなる交Ｔ′Ｌ
検出部４０エラービット検出手段５０として、ＮＯＲゲ
ートからなるエラービット検出回路５０ａ、エラーパル
ス出力手段６０として、ＯＩ′２回路６０１、Ｄ−Ｆ、
Ｆ回路６０２からなるエラーパルス出力部６０ａから構
成した例である。
り検出回路は、第１図で説明した第１／第２パターン検
出手段１０として、Ｐ極性側のデータから“■”パルス
と直前の１ビットの状態と共に特定置換パターンの状態
を検出するため５ビットをシフトするＩ）−Ｆ、Ｆ回路
１０１〜１０５と、特定置換パターンの２つのパターン
を検出するＮＡＮＤＡＮＤ回路るゲート回路１０６〜１
０８とから構成される第１／第２パターン検出部１０ａ
、第３／第４パターン検出手段２０として、Ｎ極性例の
データから“■”パルスと直前のｌビットの状態と共に
特定置換パターンの状態を検出するためのもので第１／
第２パターン検出部１０ａと同一構成の第３／第４パタ
ーン検出部２０ａ、“０”連続検出手段３０として、Ａ
ＮＩ′）ゲート回路３０１．４段のシフトをなずｒ）−
Ｆ、Ｆ回路３０２〜３０５及び２つのＮＯＲゲート回路
３０６．３０７からなる“０”連続検出部３０ａ、交互
検出手段４０として、Ｐ極性側及びＮ極性側のそれぞれ
２つのパターンを検出するだめの２つのＪＫ−Ｆ、Ｆ回
路４０１，４０２．ＮＯＲゲート回路４０３．２つのＡ
ＮＤ回路と１つのＮＯＲ回路からなるゲート回路４０４
，４０５及びＡＮＤゲーグー路４０６からなる交Ｔ′Ｌ
検出部４０エラービット検出手段５０として、ＮＯＲゲ
ートからなるエラービット検出回路５０ａ、エラーパル
ス出力手段６０として、ＯＩ′２回路６０１、Ｄ−Ｆ、
Ｆ回路６０２からなるエラーパルス出力部６０ａから構
成した例である。
第１／第２パターン検出部１０ａ内ゲート回路１０６，
１０７では第３図に示すように第８図で示す（ａｌ、
（ｂｌのパターンの“■”パルスを検出し、第３／第４
パターン検出部２０ａ内ゲート回路２０６．２０７では
第８図で示す（ｃ）、 （ｄｉのパターンのＶ”パルス
を検出する。
１０７では第３図に示すように第８図で示す（ａｌ、
（ｂｌのパターンの“■”パルスを検出し、第３／第４
パターン検出部２０ａ内ゲート回路２０６．２０７では
第８図で示す（ｃ）、 （ｄｉのパターンのＶ”パルス
を検出する。
又、ゲート回路１０６，１０７で検出した（ａ）。
（ｂｌのパターンの“Ｖ”パルスはＰ極性側の“Ｖ”パ
ルスしてゲート回路１０８で１つになり、Ｎ極性側の“
■”パルスはゲート回路４０８で検出し、それぞれ交互
検出部４０ａへ送出される。
ルスしてゲート回路１０８で１つになり、Ｎ極性側の“
■”パルスはゲート回路４０８で検出し、それぞれ交互
検出部４０ａへ送出される。
次に交互検出部４０ａでは、上述の４つのパターンで検
出された“■”パルスがそれぞれ交互に検出されること
をＪＫ−Ｆ、Ｆ回路４０１．ＮＯＲゲート回路４０３．
ＡＮＤゲーグー路４０６及びゲート回路４０４で検出し
、ＪＫ−Ｆ、Ｆ回路４０２とゲート回路４０５でこれに
違反するエラーパルス［相］を検出して、エラービット
検出回路５０ａでエラーパルス■のみを符号［相］とし
て取り出す。
出された“■”パルスがそれぞれ交互に検出されること
をＪＫ−Ｆ、Ｆ回路４０１．ＮＯＲゲート回路４０３．
ＡＮＤゲーグー路４０６及びゲート回路４０４で検出し
、ＪＫ−Ｆ、Ｆ回路４０２とゲート回路４０５でこれに
違反するエラーパルス［相］を検出して、エラービット
検出回路５０ａでエラーパルス■のみを符号［相］とし
て取り出す。
又、Ｐｔｉ性側及びＮ＋４性側に入力するデータはＡＮ
Ｄゲート回路３０１で取り込まれ、そのうちの４ビット
連続“Ｏ″エラーパルス３３）が“０″連続検出部３０
ａで検出される。
Ｄゲート回路３０１で取り込まれ、そのうちの４ビット
連続“Ｏ″エラーパルス３３）が“０″連続検出部３０
ａで検出される。
このエラーパルス（３３）とエラービット検出回路５０
ａで取り出したエラーパルス［相］をＯＲゲート回路６
０１を介して取り込みｏ−ｒ；’、ｒ；’回路６０２に
ラッチし、全体のエラーパルス（３５）として第３図に
示すように出力される。
ａで取り出したエラーパルス［相］をＯＲゲート回路６
０１を介して取り込みｏ−ｒ；’、ｒ；’回路６０２に
ラッチし、全体のエラーパルス（３５）として第３図に
示すように出力される。
尚、第３図に示すように、本実施例におけるエラーは４
つのエラー１０〜１３をエラーパルス（３５）どして検
出する場合である。
つのエラー１０〜１３をエラーパルス（３５）どして検
出する場合である。
以上のような本発明によれば、簡易な構成により符号則
に反したエラー検出の精度を向上させることが出来る。
に反したエラー検出の精度を向上させることが出来る。
：ｐＪ１図は本発明の詳細な説明するブロック図、第２
図は本発明の詳細な説明するブロック図、第３図は本発
明の実施例におけるタイムチャートを説明する図、 第４回は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 第６図は他の従来例を説明するブロック図、第７図は他
の従来例におけるタイムチャートを説明する図、 第８図は符号変換則を説明する図、 をそれぞれ示す。 図において、 １．４０１，４０２はＪＫ−Ｆ、Ｆ回路、２．４，６，
１０６〜１０８，２０６〜２０８，４０４，４０５はゲ
ート回路、 ３はシフト回路、 ５．３１〜３３，７３．９２ａ、９２ｂ、９４ａ、９４
ｂ、１０１−１０５，２０１〜２０５、３０２〜３０５
，６０２はＤ−Ｆ、Ｆ回路、７はエラー検出回路、 ８．９ｃ、９３ａ、９３ｂ、９６ａ、９６ｂはＮＡＮＤ
ゲートグー路、９ａ、９ｂは検出回路、 １０は第１／第２パターン検出手段、 １０ａは第１／第２パターン検出部、 ２０は第３／第４パターン検出手段、 ２０ａは第３／第４パターン検出部、 ３０は“０”連続検出手段、 ３０ａは“０”連続検出部、 ４０は交互検出手段、 ４０ａは交互検出部、５０はエ
ラービット検出手段、 ５０ａはエラービット検出部、 ６０はエラーパルス出力手段、 ６０ａはエラーパルス出力部、 ３０１．４０６はＡＮＤゲート回路、 ３０６、３０７はＮＯＲゲート回路、 ４０３．６０１はＯＲゲート回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 １更米イダ′コ（−Ｊ→［７るヌイ４ど、づドアートＩ
ｇθ月する４囚■°゛ ■゛ □ ４−セイのυΣ米イグ′］（：几（了る夕４ムチヤード
と言兇日暦る（メｎ不 ７ 口 茫う、−３−タ５−換！’］と与え９月すミｂ図乎 ８
■
図は本発明の詳細な説明するブロック図、第３図は本発
明の実施例におけるタイムチャートを説明する図、 第４回は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 第６図は他の従来例を説明するブロック図、第７図は他
の従来例におけるタイムチャートを説明する図、 第８図は符号変換則を説明する図、 をそれぞれ示す。 図において、 １．４０１，４０２はＪＫ−Ｆ、Ｆ回路、２．４，６，
１０６〜１０８，２０６〜２０８，４０４，４０５はゲ
ート回路、 ３はシフト回路、 ５．３１〜３３，７３．９２ａ、９２ｂ、９４ａ、９４
ｂ、１０１−１０５，２０１〜２０５、３０２〜３０５
，６０２はＤ−Ｆ、Ｆ回路、７はエラー検出回路、 ８．９ｃ、９３ａ、９３ｂ、９６ａ、９６ｂはＮＡＮＤ
ゲートグー路、９ａ、９ｂは検出回路、 １０は第１／第２パターン検出手段、 １０ａは第１／第２パターン検出部、 ２０は第３／第４パターン検出手段、 ２０ａは第３／第４パターン検出部、 ３０は“０”連続検出手段、 ３０ａは“０”連続検出部、 ４０は交互検出手段、 ４０ａは交互検出部、５０はエ
ラービット検出手段、 ５０ａはエラービット検出部、 ６０はエラーパルス出力手段、 ６０ａはエラーパルス出力部、 ３０１．４０６はＡＮＤゲート回路、 ３０６、３０７はＮＯＲゲート回路、 ４０３．６０１はＯＲゲート回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 １更米イダ′コ（−Ｊ→［７るヌイ４ど、づドアートＩ
ｇθ月する４囚■°゛ ■゛ □ ４−セイのυΣ米イグ′］（：几（了る夕４ムチヤード
と言兇日暦る（メｎ不 ７ 口 茫う、−３−タ５−換！’］と与え９月すミｂ図乎 ８
■
Claims (1)
- 【特許請求の範囲】 所定符号則に則りＮＲＺ信号を符号化したバイポーラパ
ルスのうち、４連続ゼロ符号があると特定置換パターン
である“Ｂ００Ｖ”又は“０００Ｖ”に変換すると共に
この特定置換パターンを監視しながら前記ＮＲＺ信号に
復号するＨＤＢ３デコーダ回路において、 Ｐ極性とＮ極性に交互に発生するバイポーラパルス中の
前１ビットを含めた前記特定置換パターンの４種類のパ
ターンをそれぞれ検出（［１８］、［１９］）する第１
／第２パターン検出手段（１０）及び第３／第４パター
ン検出手段（２０）と、 前記Ｐ極性とＮ極性に交互に発生するバイポーラパルス
の中で少なくとも４つ以上の“０”が連続した状態を検
出（［３１］）する“０”連続検出手段（３０）と、 前記第１／第２パターン検出手段（１０）及び第３／第
４パターン検出手段（２０）の検出状態がそれぞれ交互
に検出されていることを検出する交互検出手段（４０）
と、 前記交互検出手段（４０）で検出した状態からエラービ
ットを検出（［２６］）するエラービット検出手段（５
０）と、 前記“０”連続検出手段（３０）の出力（［３１］）と
、前記エラービット検出手段（５０）の出力（［２６］
）とをラッチしてエラーパルス（３５）として出力する
エラーパルス出力手段（６０）とを備えたことを特徴と
するＨＤＢ−３符号則誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15532588A JPH01321732A (ja) | 1988-06-23 | 1988-06-23 | Ｈｄｂ−３符号則誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15532588A JPH01321732A (ja) | 1988-06-23 | 1988-06-23 | Ｈｄｂ−３符号則誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01321732A true JPH01321732A (ja) | 1989-12-27 |
Family
ID=15603423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15532588A Pending JPH01321732A (ja) | 1988-06-23 | 1988-06-23 | Ｈｄｂ−３符号則誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0474241A2 (en) * | 1990-09-07 | 1992-03-11 | Fujitsu Limited | HDB3 Code violation detector |
-
1988
- 1988-06-23 JP JP15532588A patent/JPH01321732A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0474241A2 (en) * | 1990-09-07 | 1992-03-11 | Fujitsu Limited | HDB3 Code violation detector |
| US5285459A (en) * | 1990-09-07 | 1994-02-08 | Fujitsu Limited | HDB3 code violation detector |
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