JPH04243348A - ＢｎＺＳ符号復号器 - Google Patents
ＢｎＺＳ符号復号器Info
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- JPH04243348A JPH04243348A JP454991A JP454991A JPH04243348A JP H04243348 A JPH04243348 A JP H04243348A JP 454991 A JP454991 A JP 454991A JP 454991 A JP454991 A JP 454991A JP H04243348 A JPH04243348 A JP H04243348A
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- 230000007704 transition Effects 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 16
- 238000006467 substitution reaction Methods 0.000 description 5
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＢｎＺＳ符号復号器に
関する。
関する。
【０００２】
【従来の技術】図６はＢ８ ＺＳ符号則を説明する図で
ある。ＢｎＺＳ符号（ｎ個の零連続置換型バイポーラ符
号）は、伝送されるデータが零連続時に受信側でクロッ
ク抽出が確実に行える様に、原データに送信側でｎ個の
零連続に対して零連続置換パターンに変換し、受信側で
該零連続置換パターンを検出しｎ個の零連続に変換する
ようにしたバイポーラ信号である。
ある。ＢｎＺＳ符号（ｎ個の零連続置換型バイポーラ符
号）は、伝送されるデータが零連続時に受信側でクロッ
ク抽出が確実に行える様に、原データに送信側でｎ個の
零連続に対して零連続置換パターンに変換し、受信側で
該零連続置換パターンを検出しｎ個の零連続に変換する
ようにしたバイポーラ信号である。
【０００３】例えば、ｎ＝８のＢ８ ＺＳ符号を扱う通
常のＢｎＺＳ符号器では、図６の如くクロック（ａ）
と同一の周期で形成されかつ‘１’の次に８個の零が連
続する原データ（ｂ） の‘１００００００００’を‘
１０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’の零連続置換パ
ターン（ｃ） に符号変換する。ここでの‘Ｖ’はバイ
ポーラバイオレーション信号であって‘０’を除いた直
前の値と同じ極性値、又‘Ｂ’はバイポーラ信号で‘０
’を除いた直前の値の逆極性値である。復号器は、この
‘１０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’のＢ８ ＺＳ
符号の置換パターン（ｃ） をクロック（ａ） と同一
のクロック（ｄ） で制御して‘１’の次に８個の零が
連続する‘１００００００００’の信号（ｅ） に復号
する。なお、このＶ信号およびＢ信号は正極性又は負極
性である。
常のＢｎＺＳ符号器では、図６の如くクロック（ａ）
と同一の周期で形成されかつ‘１’の次に８個の零が連
続する原データ（ｂ） の‘１００００００００’を‘
１０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’の零連続置換パ
ターン（ｃ） に符号変換する。ここでの‘Ｖ’はバイ
ポーラバイオレーション信号であって‘０’を除いた直
前の値と同じ極性値、又‘Ｂ’はバイポーラ信号で‘０
’を除いた直前の値の逆極性値である。復号器は、この
‘１０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’のＢ８ ＺＳ
符号の置換パターン（ｃ） をクロック（ａ） と同一
のクロック（ｄ） で制御して‘１’の次に８個の零が
連続する‘１００００００００’の信号（ｅ） に復号
する。なお、このＶ信号およびＢ信号は正極性又は負極
性である。
【０００４】図７は従来の回路構成の一実施例を示し、
Ｂ８ ＺＳ符号の復号器を示す。また図８は従来例回路
の動作の前半部を示す図、図９は従来例回路の動作の後
半部を示す図であり、図８と図９にて図７の回路の動作
を表している。以下において、図７の回路動作を図８と
図９を併用し説明する。図７の各回路には１ビットを１
周期とするクロック（Ａ） が１，２，３ ・・・・１
８・・・の順に入力している。いまバイポーラ／ユニポ
ーラ変換部（以下Ｂ／Ｕ変換部と称す）２１に対し原デ
ータ（Ｂ） を変換したＢ８ ＺＳ符号信号が入力され
ると、Ｂ／Ｕ変換部２１の正極側からは図８（Ｃ） に
示す‘１０００Ｖ１ ０００Ｂ２ ’のユニポーラの置
換パターンが、また、Ｂ／Ｕ変換部２１の負極側から図
８（Ｄ） に示す‘０００００Ｂ１ ０Ｖ２ ０’のユ
ニポーラの置換パターンが出力される。この信号（Ｃ）
は、８直列のフリップフロップ回路（以下、ＦＦと称
す）からなる第一の８ビットシフトレジスタ２２ａ の
最前段のＦＦに入力してクロック（Ａ） による計数を
各段にて行い、最終段のＦＦからは８ビットシフトした
信号（Ｅ） を出力し、又各ＦＦからはそれぞれが１ビ
ット間隔の信号（Ｉ１）〜（Ｉ８）を出力する。同様に
、信号（Ｄ） は８直列のＦＦの第二の８ビットシフト
レジスタ２２ｂ に入力し、最終段のＦＦからは８ビッ
トシフトした信号（Ｆ） を、また各ＦＦからはそれぞ
れが１ビット間隔の信号（Ｊ１）〜（Ｊ８）を出力する
。そして論理和部２４は、信号（Ｅ） と信号（Ｆ）
の論理和の復号信号（Ｇ） を出力する。一方、信号（
Ｅ） と信号（Ｆ） は、信号（Ｅ） でセットされか
つ信号（Ｆ） でリセットされる動作を行うＳ−Ｒラッ
チ２３に入力し、演算結果の信号（Ｈ） を出力する。 該信号（Ｈ） は信号（Ｉ１）〜（Ｉ８）と信号（Ｊ１
）〜（Ｊ８）と共にパターン検出部２５に入力し、先頭
のクロックを第１番目のクロック１とし以後の８零連続
後の次の１０番目のクロック１０のタイミングにおいて
、第１番目のクロックの位置にある信号（Ｂ） の‘１
’は８ビットシフトした信号（Ｈ） が‘１’になり、
かつ信号（Ｉ８）〜（Ｊ１）は‘０００１０００１’と
同じパターンである信号（Ｃ） に形成され、さらに信
号（Ｊ８）〜（Ｊ１）は‘００００１０１０’と同じパ
ターンである信号（Ｄ） に形成されることを用い、第
１０クロック、第１９クロック・・・・においてそれぞ
れが‘１’となる信号（Ｋ） を生成する。そして、該
信号（Ｋ） が生成されるクロック１０のタイミングに
おいて、第一の８ビットシフトレジスタ２２ａ と第二
の８ビットシフトレジスタ２２ｂ に蓄えた８ビット分
のデータ（図８の０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’
の全てを‘０’にクリヤ（ＣＬＲ） するように加える
。従って、信号（Ｇ） は信号（Ｌ） に変換され、‘
１’の次から８零連続する‘１００００００００’に復
号する。
Ｂ８ ＺＳ符号の復号器を示す。また図８は従来例回路
の動作の前半部を示す図、図９は従来例回路の動作の後
半部を示す図であり、図８と図９にて図７の回路の動作
を表している。以下において、図７の回路動作を図８と
図９を併用し説明する。図７の各回路には１ビットを１
周期とするクロック（Ａ） が１，２，３ ・・・・１
８・・・の順に入力している。いまバイポーラ／ユニポ
ーラ変換部（以下Ｂ／Ｕ変換部と称す）２１に対し原デ
ータ（Ｂ） を変換したＢ８ ＺＳ符号信号が入力され
ると、Ｂ／Ｕ変換部２１の正極側からは図８（Ｃ） に
示す‘１０００Ｖ１ ０００Ｂ２ ’のユニポーラの置
換パターンが、また、Ｂ／Ｕ変換部２１の負極側から図
８（Ｄ） に示す‘０００００Ｂ１ ０Ｖ２ ０’のユ
ニポーラの置換パターンが出力される。この信号（Ｃ）
は、８直列のフリップフロップ回路（以下、ＦＦと称
す）からなる第一の８ビットシフトレジスタ２２ａ の
最前段のＦＦに入力してクロック（Ａ） による計数を
各段にて行い、最終段のＦＦからは８ビットシフトした
信号（Ｅ） を出力し、又各ＦＦからはそれぞれが１ビ
ット間隔の信号（Ｉ１）〜（Ｉ８）を出力する。同様に
、信号（Ｄ） は８直列のＦＦの第二の８ビットシフト
レジスタ２２ｂ に入力し、最終段のＦＦからは８ビッ
トシフトした信号（Ｆ） を、また各ＦＦからはそれぞ
れが１ビット間隔の信号（Ｊ１）〜（Ｊ８）を出力する
。そして論理和部２４は、信号（Ｅ） と信号（Ｆ）
の論理和の復号信号（Ｇ） を出力する。一方、信号（
Ｅ） と信号（Ｆ） は、信号（Ｅ） でセットされか
つ信号（Ｆ） でリセットされる動作を行うＳ−Ｒラッ
チ２３に入力し、演算結果の信号（Ｈ） を出力する。 該信号（Ｈ） は信号（Ｉ１）〜（Ｉ８）と信号（Ｊ１
）〜（Ｊ８）と共にパターン検出部２５に入力し、先頭
のクロックを第１番目のクロック１とし以後の８零連続
後の次の１０番目のクロック１０のタイミングにおいて
、第１番目のクロックの位置にある信号（Ｂ） の‘１
’は８ビットシフトした信号（Ｈ） が‘１’になり、
かつ信号（Ｉ８）〜（Ｊ１）は‘０００１０００１’と
同じパターンである信号（Ｃ） に形成され、さらに信
号（Ｊ８）〜（Ｊ１）は‘００００１０１０’と同じパ
ターンである信号（Ｄ） に形成されることを用い、第
１０クロック、第１９クロック・・・・においてそれぞ
れが‘１’となる信号（Ｋ） を生成する。そして、該
信号（Ｋ） が生成されるクロック１０のタイミングに
おいて、第一の８ビットシフトレジスタ２２ａ と第二
の８ビットシフトレジスタ２２ｂ に蓄えた８ビット分
のデータ（図８の０００Ｖ１ Ｂ１ ０Ｖ２ Ｂ２ ’
の全てを‘０’にクリヤ（ＣＬＲ） するように加える
。従って、信号（Ｇ） は信号（Ｌ） に変換され、‘
１’の次から８零連続する‘１００００００００’に復
号する。
【０００５】即ち、従来例のＢ８ ＺＳ符号復号器では
、伝送路からの原データを正極側と負極側のユニポーラ
信号に２分し、各信号並列構成の８直列ＦＦからなる２
並列のシフトレジスタにそれぞれを蓄え、この蓄えられ
た８×２個の信号に対してＢ８ ＺＳ符号則における零
連続パターンを検出して復号信号を出力している。
、伝送路からの原データを正極側と負極側のユニポーラ
信号に２分し、各信号並列構成の８直列ＦＦからなる２
並列のシフトレジスタにそれぞれを蓄え、この蓄えられ
た８×２個の信号に対してＢ８ ＺＳ符号則における零
連続パターンを検出して復号信号を出力している。
【０００６】
【発明が解決しようとする課題】従って、８個の信号を
蓄えなければならないため、８×２個のフリップフロッ
プが必要になり、回路規模の増大と複雑化を招くという
課題がある。本発明は、ｎ×２個のＦＦを使用すること
なく簡単にＢｎＺＳ符号の復号ができる復号器を提供す
ることを目的とする。
蓄えなければならないため、８×２個のフリップフロッ
プが必要になり、回路規模の増大と複雑化を招くという
課題がある。本発明は、ｎ×２個のＦＦを使用すること
なく簡単にＢｎＺＳ符号の復号ができる復号器を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、ＢｎＺＳ符号則に基ずき変換された零
連続置換パターンから形成する正極側信号と負極側信号
、及び前記正極側信号と負極側信号から形成された状態
遷移の結果出力を１ビットシフトした帰還信号との３信
号の比較により状態遷移を形成し、前記正極側信号と負
極側信号が所定の零連続置換パターンか否かを検出して
検知パルスを送出する零連続置換パターン検出手段４と
、前記正極側信号と負極側信号の論理和をとる論理和手
段６と、上記検知パルスと論理和結果との論理積および
該論理積の１ビットシフトを４回繰り返し、最終のシフ
ト結果と上記検知信号との論理積をとり復号出力として
送出する４ビットシフト手段７とを設ける。
めに本発明では、ＢｎＺＳ符号則に基ずき変換された零
連続置換パターンから形成する正極側信号と負極側信号
、及び前記正極側信号と負極側信号から形成された状態
遷移の結果出力を１ビットシフトした帰還信号との３信
号の比較により状態遷移を形成し、前記正極側信号と負
極側信号が所定の零連続置換パターンか否かを検出して
検知パルスを送出する零連続置換パターン検出手段４と
、前記正極側信号と負極側信号の論理和をとる論理和手
段６と、上記検知パルスと論理和結果との論理積および
該論理積の１ビットシフトを４回繰り返し、最終のシフ
ト結果と上記検知信号との論理積をとり復号出力として
送出する４ビットシフト手段７とを設ける。
【０００８】
【作用】本発明では図１に示すように、零連続置換パタ
ーン検出手段４に対して、ＢｎＺＳ符号則に基ずき変換
された零連続置換パターンから形成する正極側信号と負
極側信号、及び前記正極側信号と負極側信号から形成さ
れた状態遷移の結果出力を１ビットシフトした帰還信号
の３信号を加える比較を行うことにより状態遷移を形成
し、前記正極側信号と負極側信号が所定の零連続置換パ
ターンか否かを検出して検知パルスを送出するようにし
、また前記正極側信号と負極側信号の論理和を論理和手
段６にて求め、前記検知パルスと論理和結果を４ビット
シフト手段７に加えるようにしている。
ーン検出手段４に対して、ＢｎＺＳ符号則に基ずき変換
された零連続置換パターンから形成する正極側信号と負
極側信号、及び前記正極側信号と負極側信号から形成さ
れた状態遷移の結果出力を１ビットシフトした帰還信号
の３信号を加える比較を行うことにより状態遷移を形成
し、前記正極側信号と負極側信号が所定の零連続置換パ
ターンか否かを検出して検知パルスを送出するようにし
、また前記正極側信号と負極側信号の論理和を論理和手
段６にて求め、前記検知パルスと論理和結果を４ビット
シフト手段７に加えるようにしている。
【０００９】従って、前記検知パルスと論理和結果の論
理積および該論理積の１ビットシフトを４回繰り返し、
更に最終のシフト結果と前記検知信号との論理積をとる
ことによりＢｎＺＳ符号の復号出力を得ることができる
。
理積および該論理積の１ビットシフトを４回繰り返し、
更に最終のシフト結果と前記検知信号との論理積をとる
ことによりＢｎＺＳ符号の復号出力を得ることができる
。
【００１０】
【実施例】図２は本発明の一実施例の回路構成を示す図
であり、ｎ＝８に対応したＢｎＺＳ符号復号器である。 なお図３は本発明の一実施例回路の動作を示す図である
。また図４は本発明の復号器における第１の状態遷移図
、図５は本発明の復号器における第２の状態遷移図であ
る。図中の１１、１２、１３、及び１５は、図１に示す
Ｂ／Ｕ変換部１、第一ＦＦ２、第二ＦＦ３及び第三ＦＦ
５と同一構成のものである。なお１４ａ は、零連続置
換パターン検出手段４に対応したリードオンリメモリ（
以下、ＲＯＭと称す）であり、１６は論理和手段６に対
応した論理和回路のＯＲであり、また１７は４ビットシ
フト手段７に対応した４ビットシフトレジスタである。
であり、ｎ＝８に対応したＢｎＺＳ符号復号器である。 なお図３は本発明の一実施例回路の動作を示す図である
。また図４は本発明の復号器における第１の状態遷移図
、図５は本発明の復号器における第２の状態遷移図であ
る。図中の１１、１２、１３、及び１５は、図１に示す
Ｂ／Ｕ変換部１、第一ＦＦ２、第二ＦＦ３及び第三ＦＦ
５と同一構成のものである。なお１４ａ は、零連続置
換パターン検出手段４に対応したリードオンリメモリ（
以下、ＲＯＭと称す）であり、１６は論理和手段６に対
応した論理和回路のＯＲであり、また１７は４ビットシ
フト手段７に対応した４ビットシフトレジスタである。
【００１１】図２において、Ｂ／Ｕ変換部１１に対し原
データを符号変換したＢ８ ＺＳ符号が０，１，２ ・
・・７，０，１，２，３ ・・・の順に入力されると、
Ｂ／Ｕ変換部１１の正極側からは図８（Ｃ） に示す‘
１０００Ｖ１ ０００Ｂ２ ’の信号（以下、（＋）信
号と称す）が、またＢ／Ｕ変換部１１の負極側からは図
８（Ｄ） に示す‘０００００Ｂ１ ０Ｖ２ ０’の零
連続置換パターンの信号（以下、（−）信号と称す）が
それぞれ出力される。この（＋）信号は第一フリップフ
ロップ（第一ＦＦ）１２に入力して１ビットが１周期の
クロックにて叩かれ、（＋）信号より１クロックシフト
した図３（Ａ） に示すＰ信号が出力され、ＲＯＭ１４
ａ に対し加える。同様に、該（−）信号は第二ＦＦ１
３に入力してクロックにて叩かれ、（−）信号より１ク
ロックシフトした図３（Ｂ） に示すＮ信号をＲＯＭ１
４ａ に対し加える。また一方、このＲＯＭ１４ａ に
はＰ信号とＮ信号を入力して処理し出力する４ビットの
信号を第三ＦＦ１５に加えて１クロックシフトさせた４
ビット構成の信号が帰還されている。この４ビットの帰
還信号は、ＲＯＭ１４ａ に対する１クロック前のＰ信
号とＮ信号として動作し、ＲＯＭ１４ａ では１クロッ
ク前の帰還４ビット信号と現在入力のＰ信号とＮ信号と
の比較が行われ、各比較毎に状態遷移を繰り返して或る
状態遷移に至ったとき検知パルス（図３の信号（Ｃ））
を送出する。
データを符号変換したＢ８ ＺＳ符号が０，１，２ ・
・・７，０，１，２，３ ・・・の順に入力されると、
Ｂ／Ｕ変換部１１の正極側からは図８（Ｃ） に示す‘
１０００Ｖ１ ０００Ｂ２ ’の信号（以下、（＋）信
号と称す）が、またＢ／Ｕ変換部１１の負極側からは図
８（Ｄ） に示す‘０００００Ｂ１ ０Ｖ２ ０’の零
連続置換パターンの信号（以下、（−）信号と称す）が
それぞれ出力される。この（＋）信号は第一フリップフ
ロップ（第一ＦＦ）１２に入力して１ビットが１周期の
クロックにて叩かれ、（＋）信号より１クロックシフト
した図３（Ａ） に示すＰ信号が出力され、ＲＯＭ１４
ａ に対し加える。同様に、該（−）信号は第二ＦＦ１
３に入力してクロックにて叩かれ、（−）信号より１ク
ロックシフトした図３（Ｂ） に示すＮ信号をＲＯＭ１
４ａ に対し加える。また一方、このＲＯＭ１４ａ に
はＰ信号とＮ信号を入力して処理し出力する４ビットの
信号を第三ＦＦ１５に加えて１クロックシフトさせた４
ビット構成の信号が帰還されている。この４ビットの帰
還信号は、ＲＯＭ１４ａ に対する１クロック前のＰ信
号とＮ信号として動作し、ＲＯＭ１４ａ では１クロッ
ク前の帰還４ビット信号と現在入力のＰ信号とＮ信号と
の比較が行われ、各比較毎に状態遷移を繰り返して或る
状態遷移に至ったとき検知パルス（図３の信号（Ｃ））
を送出する。
【００１２】例えば、Ｂ８ ＺＳ符号が入力しかつＢ８
ＺＳ符号がＰ信号とＮ信号の２値状態で表わされる場
合、ＲＯＭ１４ａ の状態として図４と図５に示す如く
状態０〜状態１５の１６通り存在する。図４はＲＯＭ１
４ａ のＢ８ ＺＳ符号の状態遷移が正極性の信号Ｐか
ら開始する場合を示し、図５はＲＯＭ１４ａ のＢ８
ＺＳ符号の状態遷移が負極性の信号Ｎから開始する場合
を示す。この場合、図３（Ａ） に示す如くタイミング
０からタイミング７の間において、Ｐ＝‘１０００１０
００１’のパターンの信号となり、また同様に、図３（
Ｂ） に示す如くＮ＝‘０００００１０１０’のパター
ンの信号となり、このパターンの場合の状態遷移は以下
の通りである。例えば、最初にＲＯＭ１４ａ が０番の
状態にあった場合、Ｐ＝１ 、Ｎ＝０ が加わっても遷
移は起こらず状態０番（ 以下０番と称す）を保持する
。次にＰ＝０、Ｎ＝０ が加わると状態遷移が生じて０
番→１番に遷移し、次にＰ＝０、Ｎ＝０ が加わると２
番に遷移し、以下順次に状態遷移を繰り返して７番→０
番と遷移したとき零連続置換パターンを検出したものと
して検知パルスを出力する。
ＺＳ符号がＰ信号とＮ信号の２値状態で表わされる場
合、ＲＯＭ１４ａ の状態として図４と図５に示す如く
状態０〜状態１５の１６通り存在する。図４はＲＯＭ１
４ａ のＢ８ ＺＳ符号の状態遷移が正極性の信号Ｐか
ら開始する場合を示し、図５はＲＯＭ１４ａ のＢ８
ＺＳ符号の状態遷移が負極性の信号Ｎから開始する場合
を示す。この場合、図３（Ａ） に示す如くタイミング
０からタイミング７の間において、Ｐ＝‘１０００１０
００１’のパターンの信号となり、また同様に、図３（
Ｂ） に示す如くＮ＝‘０００００１０１０’のパター
ンの信号となり、このパターンの場合の状態遷移は以下
の通りである。例えば、最初にＲＯＭ１４ａ が０番の
状態にあった場合、Ｐ＝１ 、Ｎ＝０ が加わっても遷
移は起こらず状態０番（ 以下０番と称す）を保持する
。次にＰ＝０、Ｎ＝０ が加わると状態遷移が生じて０
番→１番に遷移し、次にＰ＝０、Ｎ＝０ が加わると２
番に遷移し、以下順次に状態遷移を繰り返して７番→０
番と遷移したとき零連続置換パターンを検出したものと
して検知パルスを出力する。
【００１３】また図５において、１５番→８番と状態遷
移した時も、同様に零連続置換パターンを検出したもの
として検知パルスを出力する。また図４および図５中の
Ｐ＝１または０及びＮ＝１または０は、ユニポーラの正
極性の信号Ｐと負極性の信号Ｎを表しており、該信号は
、Ｐ＝１とＮ＝０、Ｐ＝０とＮ＝１、およびＰ＝０とＮ
＝０の３通りのみである。なお例えば１番の遷移状態に
おいて、Ｐ＝０、Ｎ＝１が加わる場合は１番→８番に状
態遷移し、Ｐ＝１、Ｎ＝０が加わる場合は１番→０番に
状態遷移をするが、検知パルスは出力しない。なおＲＯ
Ｍ１４ａ は１２８ ワード×５ビットで実現できる。
移した時も、同様に零連続置換パターンを検出したもの
として検知パルスを出力する。また図４および図５中の
Ｐ＝１または０及びＮ＝１または０は、ユニポーラの正
極性の信号Ｐと負極性の信号Ｎを表しており、該信号は
、Ｐ＝１とＮ＝０、Ｐ＝０とＮ＝１、およびＰ＝０とＮ
＝０の３通りのみである。なお例えば１番の遷移状態に
おいて、Ｐ＝０、Ｎ＝１が加わる場合は１番→８番に状
態遷移し、Ｐ＝１、Ｎ＝０が加わる場合は１番→０番に
状態遷移をするが、検知パルスは出力しない。なおＲＯ
Ｍ１４ａ は１２８ ワード×５ビットで実現できる。
【００１４】次に、第一ＦＦ１２のＰ信号（Ａ） と第
二ＦＦ１３のＮ信号（Ｂ） は論理和演算のＯＲ１６に
入力して論理和結果（Ｄ） を出力する。この論理和結
果（Ｄ） は前記の検知パルス（Ｃ） と共に第一ＡＮ
Ｄ１８ａ 〜第五ＡＮＤ１８ｅ 及び第四ＦＦ１９ａ
〜第七ＦＦ１９ｄ からなる４ビットシフトレジスタ１
７に入力する。このとき、４ビットシフトレジスタ１７
の第一ＡＮＤ１８ａ は論理和結果（Ｄ） と検知パル
ス（Ｃ） の論理積結果（Ｅ） の演算を行い、該論理
積結果（Ｅ） は次段の第四ＦＦ１９ａ に入力してク
ロックによる演算を行って１クロックシフトの信号（Ｆ
） を出力する。同様に、該信号（Ｆ） は検知パルス
（Ｃ） と共に次段の第二ＡＮＤ１８ｂ に入力して論
理積結果（Ｇ） を求め、該論理積結果（Ｇ） は次段
の第五ＦＦ１９ｂ に入力してクロックによるフリップ
フロップ演算を行って１クロックシフトの信号（Ｈ）
を出力する。以下において、第三ＡＮＤ１８ｃ と第六
ＦＦ１９ｃ による演算、及び第四ＡＮＤ１８ｄ と第
六ＦＦ１９ｄ による演算が行われ、最終段の第五ＡＮ
Ｄ１８ｅ からは‘１’の次にＢ８ ＺＳ符号の復号信
号（Ｍ） を出力する。
二ＦＦ１３のＮ信号（Ｂ） は論理和演算のＯＲ１６に
入力して論理和結果（Ｄ） を出力する。この論理和結
果（Ｄ） は前記の検知パルス（Ｃ） と共に第一ＡＮ
Ｄ１８ａ 〜第五ＡＮＤ１８ｅ 及び第四ＦＦ１９ａ
〜第七ＦＦ１９ｄ からなる４ビットシフトレジスタ１
７に入力する。このとき、４ビットシフトレジスタ１７
の第一ＡＮＤ１８ａ は論理和結果（Ｄ） と検知パル
ス（Ｃ） の論理積結果（Ｅ） の演算を行い、該論理
積結果（Ｅ） は次段の第四ＦＦ１９ａ に入力してク
ロックによる演算を行って１クロックシフトの信号（Ｆ
） を出力する。同様に、該信号（Ｆ） は検知パルス
（Ｃ） と共に次段の第二ＡＮＤ１８ｂ に入力して論
理積結果（Ｇ） を求め、該論理積結果（Ｇ） は次段
の第五ＦＦ１９ｂ に入力してクロックによるフリップ
フロップ演算を行って１クロックシフトの信号（Ｈ）
を出力する。以下において、第三ＡＮＤ１８ｃ と第六
ＦＦ１９ｃ による演算、及び第四ＡＮＤ１８ｄ と第
六ＦＦ１９ｄ による演算が行われ、最終段の第五ＡＮ
Ｄ１８ｅ からは‘１’の次にＢ８ ＺＳ符号の復号信
号（Ｍ） を出力する。
【００１５】即ち本発明の回路は、クリヤしたい信号が
Ｖ１ Ｂ１０Ｖ２ Ｂ２ の５ビット信号のとき、５段
の第一ＡＮＤ１８ａ 〜第五ＡＮＤ１８ｅ と前段のＡ
ＮＤの出力を１クロックシフトして後段のＡＮＤに加え
るＦＦとなるように第四ＦＦ１９ａ 〜第七ＦＦ１９ｄ
を具えた回路を形成する。そして第一ＡＮＤ１８ａ
〜第五ＡＮＤ１８ｅ のそれぞれに対してＲＯＭ１４ａ
の状態遷移により出力された検知パルスを加えて復号
信号を得るようにしている。
Ｖ１ Ｂ１０Ｖ２ Ｂ２ の５ビット信号のとき、５段
の第一ＡＮＤ１８ａ 〜第五ＡＮＤ１８ｅ と前段のＡ
ＮＤの出力を１クロックシフトして後段のＡＮＤに加え
るＦＦとなるように第四ＦＦ１９ａ 〜第七ＦＦ１９ｄ
を具えた回路を形成する。そして第一ＡＮＤ１８ａ
〜第五ＡＮＤ１８ｅ のそれぞれに対してＲＯＭ１４ａ
の状態遷移により出力された検知パルスを加えて復号
信号を得るようにしている。
【００１６】なお上記のＲＯＭに代えて、任意の書込み
と消去の可能なるランダムアクセスメモリ（ＲＡＭ）を
使用しても同様の動作を行い得る。
と消去の可能なるランダムアクセスメモリ（ＲＡＭ）を
使用しても同様の動作を行い得る。
【００１７】
【発明の効果】以上の説明から明らかなように本発明に
よれば、Ｂｎ ＺＳ符号の復号に状態遷移を用いること
により、フリップフロップ回路の削減ができかつ回路規
模の縮小が可能となる。またＲＯＭを用いた場合はＲＯ
Ｍの差換えにより任意のＢｎ ＺＳ符号を復号すること
も可能である。またＲＡＭを用いて任意に端末などによ
り遷移状態を変更することにより、装置としての自由な
対応を可能にできる。
よれば、Ｂｎ ＺＳ符号の復号に状態遷移を用いること
により、フリップフロップ回路の削減ができかつ回路規
模の縮小が可能となる。またＲＯＭを用いた場合はＲＯ
Ｍの差換えにより任意のＢｎ ＺＳ符号を復号すること
も可能である。またＲＡＭを用いて任意に端末などによ
り遷移状態を変更することにより、装置としての自由な
対応を可能にできる。
【図１】 本発明の原理構成を示す図
【図２】 本
発明の一実施例の回路構成を示す図
発明の一実施例の回路構成を示す図
【図３】 本発明
の一実施例回路の動作を示す図
の一実施例回路の動作を示す図
【図４】 本発明の復
号器における第１の状態遷移図
号器における第１の状態遷移図
【図５】 本発明の復
号器における第２の状態遷移図
号器における第２の状態遷移図
【図６】 Ｂ８ ＺＳ
符号則を説明する図
符号則を説明する図
【図７】 従来の回路構成の一実
施例を示す図
施例を示す図
【図８】 従来例回路の動作の前半部を
示す図
示す図
【図９】 従来例回路の動作の後半部を示す図
４は零連続置換パターン検出手段
５は第三フリップフロップ回路（第三ＦＦ）６論理和手
段 ７は４ビットシフト手段
段 ７は４ビットシフト手段
Claims (1)
- 【請求項１】 ＢｎＺＳ符号則に基ずき変換された零
連続置換パターンから形成する正極側信号と負極側信号
、及び前記正極側信号と負極側信号から形成された状態
遷移の結果出力を１ビットシフトした帰還信号との３信
号の比較により状態遷移を形成し、前記正極側信号と負
極側信号が所定の零連続置換パターンか否かを検出して
検知パルスを送出する零連続置換パターン検出手段（４
）と、前記正極側信号と負極側信号の論理和をとる論理
和手段（６）と、上記検知パルスと論理和結果との論理
積および該論理積の１ビットシフトを４回繰り返し、最
終のシフト結果と上記検知信号との論理積をとり復号出
力として送出する４ビットシフト手段（７）と、を設け
て入力信号の復号を行うことを特徴としたＢｎＺＳ符号
復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP454991A JPH04243348A (ja) | 1991-01-18 | 1991-01-18 | ＢｎＺＳ符号復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP454991A JPH04243348A (ja) | 1991-01-18 | 1991-01-18 | ＢｎＺＳ符号復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243348A true JPH04243348A (ja) | 1992-08-31 |
Family
ID=11587133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP454991A Withdrawn JPH04243348A (ja) | 1991-01-18 | 1991-01-18 | ＢｎＺＳ符号復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525771A (ja) * | 2009-04-28 | 2012-10-22 | アルカテル−ルーセント | 連続する同一ディジットの低減のためのシステムおよび方法 |
-
1991
- 1991-01-18 JP JP454991A patent/JPH04243348A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525771A (ja) * | 2009-04-28 | 2012-10-22 | アルカテル−ルーセント | 連続する同一ディジットの低減のためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |