JP2000261675A - 符号化装置 - Google Patents
符号化装置Info
- Publication number
- JP2000261675A JP2000261675A JP6126999A JP6126999A JP2000261675A JP 2000261675 A JP2000261675 A JP 2000261675A JP 6126999 A JP6126999 A JP 6126999A JP 6126999 A JP6126999 A JP 6126999A JP 2000261675 A JP2000261675 A JP 2000261675A
- Authority
- JP
- Japan
- Prior art keywords
- run
- length
- circuit
- image data
- run length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 本発明は連続して画像データ列を入力し、白
画素や黒画素のランレングスを算出する符号化装置であ
って、高速に処理することを目的とする。 【解決手段】 本発明の符号化装置は、ｍビット毎に画
像データの画素変化点を検出し、最大ｎ個のｍビットの
ランに分解する。ｎ個のランの長さを並列に算出する。
積算記憶回路と加算回路によって画像データ列のランの
長さを画像データが入力された順に出力する。
画素や黒画素のランレングスを算出する符号化装置であ
って、高速に処理することを目的とする。 【解決手段】 本発明の符号化装置は、ｍビット毎に画
像データの画素変化点を検出し、最大ｎ個のｍビットの
ランに分解する。ｎ個のランの長さを並列に算出する。
積算記憶回路と加算回路によって画像データ列のランの
長さを画像データが入力された順に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は画像データを出力す
る印刷装置や画像データを入力する画像入力装置などの
画像処理装置に関わり、特に各色について画素のランレ
ングスを算出する符号化装置に関する。
る印刷装置や画像データを入力する画像入力装置などの
画像処理装置に関わり、特に各色について画素のランレ
ングスを算出する符号化装置に関する。
【０００２】
【従来の技術】印刷装置や画像入力装置などの画像処理
装置では、画像データ列を入力し、各色について白画素
や色画素から成るデータ列を符号化する。以下、カラー
画像における各色の色画素の有無については黒白画像に
おける黒画素と白画素と同じであるので、黒白画像にお
ける黒画素と白画素について説明する。
装置では、画像データ列を入力し、各色について白画素
や色画素から成るデータ列を符号化する。以下、カラー
画像における各色の色画素の有無については黒白画像に
おける黒画素と白画素と同じであるので、黒白画像にお
ける黒画素と白画素について説明する。
【０００３】白画素や黒画素が連続しているデータ列の
ことをランと言い、ランの長さをランレングスと言う。
ランレングスは白の画素数、黒の画素数のことである。
ことをランと言い、ランの長さをランレングスと言う。
ランレングスは白の画素数、黒の画素数のことである。
【０００４】図７は従来技術を説明するための図であ
る。図７では白画素と黒画素から成る画像データが図の
右から左に入力される。ランレングスは順次、白画素
４、黒画素２、白画素３、黒画素５、白画素３となる。
る。図７では白画素と黒画素から成る画像データが図の
右から左に入力される。ランレングスは順次、白画素
４、黒画素２、白画素３、黒画素５、白画素３となる。
【０００５】従来よりランレングスを算出する方法は以
下の２通りある。（１）一つは入力データ列を１画素毎
にシフトしてカウンタを用いて画素毎に逐次計数する方
法である。（２）もう一つは入力データ列を処理単位に
分けて符号化する方法である。例えば３２ビット毎に処
理する。３２ビットのデータ列の中に画素変化点がなけ
れば次の３２ビットを処理する。３２ビットのデータ列
の中に画素変化点がある場合は、次の画素変化点を検出
するか３２ビット処理単位まで１画素毎にシフトして、
カウンタを用いて画素毎に計数する方法である。
下の２通りある。（１）一つは入力データ列を１画素毎
にシフトしてカウンタを用いて画素毎に逐次計数する方
法である。（２）もう一つは入力データ列を処理単位に
分けて符号化する方法である。例えば３２ビット毎に処
理する。３２ビットのデータ列の中に画素変化点がなけ
れば次の３２ビットを処理する。３２ビットのデータ列
の中に画素変化点がある場合は、次の画素変化点を検出
するか３２ビット処理単位まで１画素毎にシフトして、
カウンタを用いて画素毎に計数する方法である。
【０００６】
【発明が解決しようとする課題】しかしながら、（１）
の方法では、ランレングスを求めるときにはカウンタの
動作クロックを１画素毎に歩進するので、長いランレン
グスの場合には長い時間がかかる。（２）の方法では、
符号化の処理単位より長いランレングスが多い場合には
処理速度を向上させるのに有効であるが、画素変化点が
多い場合は（１）の方法と同様に時間がかかるという問
題がある。
の方法では、ランレングスを求めるときにはカウンタの
動作クロックを１画素毎に歩進するので、長いランレン
グスの場合には長い時間がかかる。（２）の方法では、
符号化の処理単位より長いランレングスが多い場合には
処理速度を向上させるのに有効であるが、画素変化点が
多い場合は（１）の方法と同様に時間がかかるという問
題がある。
【０００７】このように、（１）の場合も（２）の場合
も符号化速度は、ランレングスを求めるときにカウンタ
を用いるので、動作クロックの周期に依存してしまう。
処理速度を向上させるためには動作クロックの周期を短
くする必要がある。
も符号化速度は、ランレングスを求めるときにカウンタ
を用いるので、動作クロックの周期に依存してしまう。
処理速度を向上させるためには動作クロックの周期を短
くする必要がある。
【０００８】また、（２）の画素変化点を求める場合の
処理は、画素変化点の数が多くなるとそれだけランレン
グスを求める時間がかかり、符号化処理速度が低下する
という問題がある。
処理は、画素変化点の数が多くなるとそれだけランレン
グスを求める時間がかかり、符号化処理速度が低下する
という問題がある。
【０００９】本発明は画像データを処理する印刷装置や
画像入力装置などの画像処理装置に関わり、特に連続し
て画像データ列を入力し、白画素や黒画素のランレング
スを算出する符号化装置であって、高速に符号化するこ
とを目的とする。
画像入力装置などの画像処理装置に関わり、特に連続し
て画像データ列を入力し、白画素や黒画素のランレング
スを算出する符号化装置であって、高速に符号化するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明の符号化装置は、
画像データ列を入力し、各色についての画素が連続する
ランの長さを出力する符号化装置であって、ｍビットの
画像データ列を入力し画素が変化する画素変化点を出力
する変化点検出回路と、変化点検出回路の出力を入力と
し、ｍビットの画像データ列を最大ｎ個のランに分解す
るラン分解回路と、を備えることを特徴とする。
画像データ列を入力し、各色についての画素が連続する
ランの長さを出力する符号化装置であって、ｍビットの
画像データ列を入力し画素が変化する画素変化点を出力
する変化点検出回路と、変化点検出回路の出力を入力と
し、ｍビットの画像データ列を最大ｎ個のランに分解す
るラン分解回路と、を備えることを特徴とする。
【００１１】また、本発明の符号化装置は、ラン分解回
路の出力を入力とし、ｎ個のランの長さを並列に算出す
るランレングス算出回路を備えることを特徴とする。
路の出力を入力とし、ｎ個のランの長さを並列に算出す
るランレングス算出回路を備えることを特徴とする。
【００１２】更に、本発明の符号化装置は、ｍビット毎
に連続して画像データ列を入力してランの長さを算出す
る符号化装置であって、現データ列の最後のランの長さ
を記憶するランレングス積算記憶回路と、直前に入力さ
れた画像データ列の最後のランの長さと現データ列の先
頭のランの長さとを加算するランレングス加算回路と、
画像データのランの長さを画像データが入力された順に
出力するランレングスＦＩＦＯ回路と、を備えることを
特徴とする。
に連続して画像データ列を入力してランの長さを算出す
る符号化装置であって、現データ列の最後のランの長さ
を記憶するランレングス積算記憶回路と、直前に入力さ
れた画像データ列の最後のランの長さと現データ列の先
頭のランの長さとを加算するランレングス加算回路と、
画像データのランの長さを画像データが入力された順に
出力するランレングスＦＩＦＯ回路と、を備えることを
特徴とする。
【００１３】図１は本発明の原理図であり、本発明の符
号化装置の構成図である。図１の１は変化点検出回路で
あり、入力された０ビット目からｍ−１ビット目までの
ｍビットの画像データ列から○から●、または●から○
となるような画素の変化点を検出し、変化点データを出
力する。
号化装置の構成図である。図１の１は変化点検出回路で
あり、入力された０ビット目からｍ−１ビット目までの
ｍビットの画像データ列から○から●、または●から○
となるような画素の変化点を検出し、変化点データを出
力する。
【００１４】図１の２はラン分解回路であり、変化点検
出回路１から変化点データを入力し、最大ｎ個の変化点
を持つｍビットの画像データ列を最大ｎ個のランに分解
し、ラン分解データを出力する。図１の例では０からｐ
までの（ｐ＋１）個のラン分解データを得た。
出回路１から変化点データを入力し、最大ｎ個の変化点
を持つｍビットの画像データ列を最大ｎ個のランに分解
し、ラン分解データを出力する。図１の例では０からｐ
までの（ｐ＋１）個のラン分解データを得た。
【００１５】図１の３はランレングス算出回路であり、
ラン分解回路２からラン分解データを入力し、最大ｎ個
のランレングスを並列に算出する。図１の例では０から
ｐまでの（ｐ＋１）個のランレングスを得た。各ランレ
ングスはｍビットのデータ列中に変化点がない場合のビ
ット数だけ必要である。例えばｍ＝３２の場合は各ラン
レングスは５ビットで表される。
ラン分解回路２からラン分解データを入力し、最大ｎ個
のランレングスを並列に算出する。図１の例では０から
ｐまでの（ｐ＋１）個のランレングスを得た。各ランレ
ングスはｍビットのデータ列中に変化点がない場合のビ
ット数だけ必要である。例えばｍ＝３２の場合は各ラン
レングスは５ビットで表される。
【００１６】図１の４はランレングス積算記憶回路、５
はランレングス加算回路、６はランレングスＦＩＦＯ回
路であり、いずれも一方の入力はランレングス算出回路
３の出力であるランレングスである。ランレングス積算
記憶回路４には現在処理中のデータ列の最後のランの長
さを記憶する。図１の例ではランレングスｐの値（３）
が記憶される。
はランレングス加算回路、６はランレングスＦＩＦＯ回
路であり、いずれも一方の入力はランレングス算出回路
３の出力であるランレングスである。ランレングス積算
記憶回路４には現在処理中のデータ列の最後のランの長
さを記憶する。図１の例ではランレングスｐの値（３）
が記憶される。
【００１７】ランレングス加算回路５では直前に入力さ
れた画像データ列の最後のランの長さと現データ列の先
頭のランの長さとを加算する。図１の例ではｍビットの
データ列が先頭のデータ列であるとすると、次のｍビッ
トのデータ列が入力されたときに、ランレングス積算記
憶回路４に記憶された現データ列の最後のランレングス
ｐの値（３）と次のｍビットのデータ列の先頭のランレ
ングスを加算する。
れた画像データ列の最後のランの長さと現データ列の先
頭のランの長さとを加算する。図１の例ではｍビットの
データ列が先頭のデータ列であるとすると、次のｍビッ
トのデータ列が入力されたときに、ランレングス積算記
憶回路４に記憶された現データ列の最後のランレングス
ｐの値（３）と次のｍビットのデータ列の先頭のランレ
ングスを加算する。
【００１８】ランレングス加算回路の出力は、必要なら
ランレングスＦＩＦＯ回路６に入力されたり、ランレン
グス積算記憶回路４に入力される。ランレングスＦＩＦ
Ｏ回路６は、画像データのランレングスを画像データが
入力された順に出力する。
ランレングスＦＩＦＯ回路６に入力されたり、ランレン
グス積算記憶回路４に入力される。ランレングスＦＩＦ
Ｏ回路６は、画像データのランレングスを画像データが
入力された順に出力する。
【００１９】このように本発明の符号化装置は、ｍビッ
ト毎の連続した画像データ列を入力し、画素の変化点を
検出すると、直ちにｍ×ｎのマトリクスのランに分解す
るので、高速に白画素や黒画素のランレングスを算出す
ることが可能になる。
ト毎の連続した画像データ列を入力し、画素の変化点を
検出すると、直ちにｍ×ｎのマトリクスのランに分解す
るので、高速に白画素や黒画素のランレングスを算出す
ることが可能になる。
【００２０】ランレングスを算出するときもランの長さ
分のクロックを必要としないので、画素の変化点を検出
してからランレングスを算出するまでを１クロック（装
置の動作クロック）で処理することが可能になる。しか
も、ランに分解されるとランレングスを並列に算出する
ので、クロック周波数を高速にしなくても、ｍとｎの値
を大きくすることにより更に高速に算出することが可能
になる。
分のクロックを必要としないので、画素の変化点を検出
してからランレングスを算出するまでを１クロック（装
置の動作クロック）で処理することが可能になる。しか
も、ランに分解されるとランレングスを並列に算出する
ので、クロック周波数を高速にしなくても、ｍとｎの値
を大きくすることにより更に高速に算出することが可能
になる。
【００２１】
【発明の実施の形態】本発明の実施例について図面を用
いて詳細に説明する。図２の変化点検出回路は、８ビッ
トの画像データ列（Ｄ０〜Ｄ７）をＤ型のフリップフロ
ップに入力し、変化点を検出する（Ｘ０〜Ｘ７）回路を
示す図である。
いて詳細に説明する。図２の変化点検出回路は、８ビッ
トの画像データ列（Ｄ０〜Ｄ７）をＤ型のフリップフロ
ップに入力し、変化点を検出する（Ｘ０〜Ｘ７）回路を
示す図である。
【００２２】図２のＥＯＲは排他ＯＲ論理を示し、２つ
の入力（Ｄ０、Ｄ１）が同じ値であれば論理０、２つの
入力（Ｄ０、Ｄ１）が異なる値であれば論理１を出力
（Ｘ０〜Ｘ１）する。尚、Ｄ８は次の８ビットデータ列
のための繰り越しを示す。
の入力（Ｄ０、Ｄ１）が同じ値であれば論理０、２つの
入力（Ｄ０、Ｄ１）が異なる値であれば論理１を出力
（Ｘ０〜Ｘ１）する。尚、Ｄ８は次の８ビットデータ列
のための繰り越しを示す。
【００２３】図３の４×４マトリクス・ラン分解回路
は、４ビットの画素変化点（Ｘ０〜Ｘ３）を入力し、４
×４マトリクスのランに分解する（Ｍ００〜Ｍ０３、Ｍ
１１〜Ｍ１３、Ｍ２２〜Ｍ２３、Ｍ３３）回路を示す図
である。
は、４ビットの画素変化点（Ｘ０〜Ｘ３）を入力し、４
×４マトリクスのランに分解する（Ｍ００〜Ｍ０３、Ｍ
１１〜Ｍ１３、Ｍ２２〜Ｍ２３、Ｍ３３）回路を示す図
である。
【００２４】但し、Ｍ１０、Ｍ２０〜Ｍ２１、Ｍ３０〜
Ｍ３２は常に論理０であるので図示していない。また図
３のＡは論理積（ＡＮＤ）、Ｏは論理和（ＯＲ）を示
す。
Ｍ３２は常に論理０であるので図示していない。また図
３のＡは論理積（ＡＮＤ）、Ｏは論理和（ＯＲ）を示
す。
【００２５】０段目のＭ００はランの先頭ビットであ
り、常に論理１を示す。０段目のＭ０１〜Ｍ０３はＭ０
０〜Ｍ０２が論理１、かつ画素変化がない（Ｘ１、Ｘ
２、Ｘ３＝０）場合に論理１になる。
り、常に論理１を示す。０段目のＭ０１〜Ｍ０３はＭ０
０〜Ｍ０２が論理１、かつ画素変化がない（Ｘ１、Ｘ
２、Ｘ３＝０）場合に論理１になる。
【００２６】１段目のＭ１１はＭ００が論理１、かつ画
素変化がある場合（Ｘ１＝１）に論理１を示す。１段目
のＭ１２、Ｍ１３は前段０段目のＭ０１、Ｍ０２が論理
１、かつ画素変化がある場合（Ｘ２、Ｘ３＝１）、また
は、Ｍ１１、Ｍ１２が論理１で、かつ、画素変化がない
場合（Ｘ２、Ｘ３＝０）に論理１になる。
素変化がある場合（Ｘ１＝１）に論理１を示す。１段目
のＭ１２、Ｍ１３は前段０段目のＭ０１、Ｍ０２が論理
１、かつ画素変化がある場合（Ｘ２、Ｘ３＝１）、また
は、Ｍ１１、Ｍ１２が論理１で、かつ、画素変化がない
場合（Ｘ２、Ｘ３＝０）に論理１になる。
【００２７】２段目のＭ２２はＭ１１が論理１、かつ画
素変化がある場合（Ｘ２＝１）に論理１を示す。２段目
のＭ２３は前段１段目のＭ１２が論理１、かつ画素変化
がある場合（Ｘ３＝１）、または、Ｍ２２が論理１で、
かつ、画素変化がない場合（Ｘ３＝０）に論理１にな
る。
素変化がある場合（Ｘ２＝１）に論理１を示す。２段目
のＭ２３は前段１段目のＭ１２が論理１、かつ画素変化
がある場合（Ｘ３＝１）、または、Ｍ２２が論理１で、
かつ、画素変化がない場合（Ｘ３＝０）に論理１にな
る。
【００２８】３段目のＭ３３はＭ２２が論理１、かつ画
素変化がある場合（Ｘ３＝１）に論理１を示す。尚、図
３のＩＳは４×４のマトリクスに展開されるタイミング
で論理１にセットされる。ＩＳはＤ型フリップフロップ
に入力される。
素変化がある場合（Ｘ３＝１）に論理１を示す。尚、図
３のＩＳは４×４のマトリクスに展開されるタイミング
で論理１にセットされる。ＩＳはＤ型フリップフロップ
に入力される。
【００２９】また、４ビットデータの先頭の画素変化を
示すＸ０はＤ型フリップフロップに入力される。Ｘ０が
論理０であるときは前の４ビットデータ列のランレング
スの繰り越しを示し、一つ前の４ビットデータの最後の
ランレングスに今回の４ビットデータの先頭のランレン
グスが積算されることを示す。
示すＸ０はＤ型フリップフロップに入力される。Ｘ０が
論理０であるときは前の４ビットデータ列のランレング
スの繰り越しを示し、一つ前の４ビットデータの最後の
ランレングスに今回の４ビットデータの先頭のランレン
グスが積算されることを示す。
【００３０】図４の８×４マトリクス・ラン分解回路
は、８ビットの画素変化点（Ｘ０〜Ｘ７）を入力し、８
×４マトリクスのランに分解する（Ｍ００〜Ｍ０７、Ｍ
１１〜Ｍ１７、Ｍ２２〜Ｍ２７、Ｍ３３〜Ｍ３７）回路
を示す図である。
は、８ビットの画素変化点（Ｘ０〜Ｘ７）を入力し、８
×４マトリクスのランに分解する（Ｍ００〜Ｍ０７、Ｍ
１１〜Ｍ１７、Ｍ２２〜Ｍ２７、Ｍ３３〜Ｍ３７）回路
を示す図である。
【００３１】但し、Ｍ００〜Ｍ０３、Ｍ１１〜Ｍ１３、
Ｍ２２〜Ｍ２３、Ｍ３３は図３と同じ回路であるので図
４には示していない。
Ｍ２２〜Ｍ２３、Ｍ３３は図３と同じ回路であるので図
４には示していない。
【００３２】図４では０段目のＭ０４〜Ｍ０７は、それ
ぞれＲ３〜Ｒ６をＤ型フリップフロップにセットしたも
のの出力、または、Ｍ０３〜Ｍ０６が論理１で、かつ、
画素変化がない場合（Ｘ４、Ｘ５、Ｘ６、Ｘ７＝０）に
論理１になる。
ぞれＲ３〜Ｒ６をＤ型フリップフロップにセットしたも
のの出力、または、Ｍ０３〜Ｍ０６が論理１で、かつ、
画素変化がない場合（Ｘ４、Ｘ５、Ｘ６、Ｘ７＝０）に
論理１になる。
【００３３】図４では３段目のＭ３３〜Ｍ３６のそれぞ
れが論理１、かつ画素変化がある場合（Ｘ４、Ｘ５、Ｘ
６、Ｘ７＝１）は、それぞれＲ３、Ｒ４、Ｒ５、Ｒ６を
Ｄ型フリップフロップにセットする。
れが論理１、かつ画素変化がある場合（Ｘ４、Ｘ５、Ｘ
６、Ｘ７＝１）は、それぞれＲ３、Ｒ４、Ｒ５、Ｒ６を
Ｄ型フリップフロップにセットする。
【００３４】Ｒ３、Ｒ４、Ｒ５、Ｒ６がフリップフロッ
プにセットされ、それぞれの出力が有効になるタイミン
グでは、図３のＩＳの出力は論理０にセットされている
ので、Ｍ００〜Ｍ０３、Ｍ１１〜Ｍ１３、Ｍ２２、Ｍ２
３、Ｍ３３の出力はすべて論理０になる。従ってこのタ
イミングでは、４段目以降のラン分解回路は０段目以降
のラン分解回路を使用できる。
プにセットされ、それぞれの出力が有効になるタイミン
グでは、図３のＩＳの出力は論理０にセットされている
ので、Ｍ００〜Ｍ０３、Ｍ１１〜Ｍ１３、Ｍ２２、Ｍ２
３、Ｍ３３の出力はすべて論理０になる。従ってこのタ
イミングでは、４段目以降のラン分解回路は０段目以降
のラン分解回路を使用できる。
【００３５】このようにＭ×Ｎマトリクス・ラン分解回
路は（Ｍ−Ｎ）段の回路を０段目からの回路に折り返し
て使用することでＭ＞Ｎとすることが可能になる。
路は（Ｍ−Ｎ）段の回路を０段目からの回路に折り返し
て使用することでＭ＞Ｎとすることが可能になる。
【００３６】尚、図４の１段目のＭ１４〜Ｍ１７、２段
目のＭ２４〜Ｍ２７、３段目のＭ３４〜Ｍ３７の回路は
図３のＭ１３、Ｍ２３などと同じ回路である。
目のＭ２４〜Ｍ２７、３段目のＭ３４〜Ｍ３７の回路は
図３のＭ１３、Ｍ２３などと同じ回路である。
【００３７】図５のランレングス算出回路は、３２ビッ
トのラン（Ｍ０〜Ｍ３１）を３ビットずつに分けて加算
器に入力し、５ビットのランレングスを求める（ＲＬ０
〜ＲＬ４）回路を示す図である。ランレングス算出回路
はランの中で論理１になっているビットの数を求める。
これにより一つのランのランレングスを求める。
トのラン（Ｍ０〜Ｍ３１）を３ビットずつに分けて加算
器に入力し、５ビットのランレングスを求める（ＲＬ０
〜ＲＬ４）回路を示す図である。ランレングス算出回路
はランの中で論理１になっているビットの数を求める。
これにより一つのランのランレングスを求める。
【００３８】図６のランレングス加算回路とＦＩＦＯ回
路は、４×４マトリクスのランレングス算出回路３を４
個とランレングス積算記憶回路４とランレングス加算回
路５とランレングスＦＩＦＯ回路６を配置した図であ
る。
路は、４×４マトリクスのランレングス算出回路３を４
個とランレングス積算記憶回路４とランレングス加算回
路５とランレングスＦＩＦＯ回路６を配置した図であ
る。
【００３９】各段（Ｍ０〜Ｍ３）のランレングス算出回
路（０）〜（３）はラン分解回路の出力Ｍ００〜Ｍ０
３、Ｍ１０〜Ｍ１３、Ｍ２０〜Ｍ２３、Ｍ３０〜Ｍ３３
を入力し、各段の３ビットのランレングス（ＲＬ００〜
０２、ＲＬ１０〜１２、ＲＬ２０〜ＲＬ２２、ＲＬ３０
〜ＲＬ３２）を出力する。
路（０）〜（３）はラン分解回路の出力Ｍ００〜Ｍ０
３、Ｍ１０〜Ｍ１３、Ｍ２０〜Ｍ２３、Ｍ３０〜Ｍ３３
を入力し、各段の３ビットのランレングス（ＲＬ００〜
０２、ＲＬ１０〜１２、ＲＬ２０〜ＲＬ２２、ＲＬ３０
〜ＲＬ３２）を出力する。
【００４０】ランレングス算出回路３（０）〜（３）の
出力（ＲＬ００〜０２、ＲＬ１０〜１２、ＲＬ２０〜Ｒ
Ｌ２２、ＲＬ３０〜ＲＬ３２）はランレングス積算記憶
回路４の入力を選択する選択回路に入力され、選択回路
を介していずれかのランレングスがランレングス積算記
憶回路４に入力される。
出力（ＲＬ００〜０２、ＲＬ１０〜１２、ＲＬ２０〜Ｒ
Ｌ２２、ＲＬ３０〜ＲＬ３２）はランレングス積算記憶
回路４の入力を選択する選択回路に入力され、選択回路
を介していずれかのランレングスがランレングス積算記
憶回路４に入力される。
【００４１】また、先頭の段のランレングス算出回路３
（０）の出力（ＲＬ００〜０２）はランレングス加算回
路５の一方の入力になる。ランレングス算出回路３
（１）〜（３）の出力（ＲＬ１０〜１２、ＲＬ２０〜Ｒ
Ｌ２２、ＲＬ３０〜ＲＬ３２）はランレングスＦＩＦＯ
回路６の入力になる。
（０）の出力（ＲＬ００〜０２）はランレングス加算回
路５の一方の入力になる。ランレングス算出回路３
（１）〜（３）の出力（ＲＬ１０〜１２、ＲＬ２０〜Ｒ
Ｌ２２、ＲＬ３０〜ＲＬ３２）はランレングスＦＩＦＯ
回路６の入力になる。
【００４２】ランレングス積算記憶回路４の選択回路に
は各段のランレングスの他にランレングス加算回路５の
出力が入力され、ランレングス記憶回路４に記憶される
ランレングスを選択する。
は各段のランレングスの他にランレングス加算回路５の
出力が入力され、ランレングス記憶回路４に記憶される
ランレングスを選択する。
【００４３】ランレングス加算回路５の一方の入力は先
頭の段のランレングス（ＲＬ００〜０２）であり、他方
の入力はランレングス積算記憶回路４の出力である。ラ
ンレングス加算回路５の出力は選択回路とランレングス
ＦＩＦＯ回路６の入力になる。これにより前データ列の
最後の段のランレングスと現データ列の先頭の段のラン
レングスが加算され、ランレングスの積算が可能にな
る。
頭の段のランレングス（ＲＬ００〜０２）であり、他方
の入力はランレングス積算記憶回路４の出力である。ラ
ンレングス加算回路５の出力は選択回路とランレングス
ＦＩＦＯ回路６の入力になる。これにより前データ列の
最後の段のランレングスと現データ列の先頭の段のラン
レングスが加算され、ランレングスの積算が可能にな
る。
【００４４】ランレングスＦＩＦＯ回路６の入力は先頭
の段のランレングス（ＲＬ００〜０２）に前データ列の
最後の段のランレングスを積算したものと、１段目から
３段目までのランレングス（ＲＬ１０〜１２、ＲＬ２０
〜ＲＬ２２、ＲＬ３０〜ＲＬ３２）である。
の段のランレングス（ＲＬ００〜０２）に前データ列の
最後の段のランレングスを積算したものと、１段目から
３段目までのランレングス（ＲＬ１０〜１２、ＲＬ２０
〜ＲＬ２２、ＲＬ３０〜ＲＬ３２）である。
【００４５】これにより、現データ列の先頭の段のラン
レングスに前データ列の最後の段のランレングスが積算
されたものから順に１、２、３段目のランレングスを出
力することが可能になり、画像データ列が入力された順
にランレングスを順次、出力することが可能になる。
レングスに前データ列の最後の段のランレングスが積算
されたものから順に１、２、３段目のランレングスを出
力することが可能になり、画像データ列が入力された順
にランレングスを順次、出力することが可能になる。
【００４６】
【発明の効果】以上の説明から明らかなように本発明の
符号化装置によれば、符号化の処理速度は装置の動作ク
ロック（数）に依存することなく、変化点が多い画像デ
ータにおいても高速に符号化処理を行うことが可能にな
るという効果がある。
符号化装置によれば、符号化の処理速度は装置の動作ク
ロック（数）に依存することなく、変化点が多い画像デ
ータにおいても高速に符号化処理を行うことが可能にな
るという効果がある。
【図１】 本発明の原理図
【図２】 変化点検出回路
【図３】 ４×４マトリクス・ラン分解回路
【図４】 ８×４マトリクス・ラン分解回路
【図５】 ランレングス算出回路
【図６】 ランレングス加算回路とＦＩＦＯ回路
【図７】 従来技術
１ 変化点検出回路 ２ ラン分解回路 ３ ランレングス算出回路 ４ ランレングス積算記憶回路 ５ ランレングス加算回路 ６ ランレングスＦＩＦＯ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C078 BA22 CA31 DA00 DA01 DA05 5J064 AA03 BA08 BA15 BB05 BC01 BC02 BC03 BC08 BD01 9A001 BB02 BB03 BB04 EE04 HH23 HH27 HH31 JJ35 KK37 KK42
Claims (3)
- 【請求項１】 画像データ列を入力し、各色についての
画素が連続するランの長さを出力する符号化装置であっ
て、 ｍビットの画像データ列を入力し画素が変化する画素変
化点を出力する変化点検出回路と、 前記変化点検出回路の出力を入力とし、前記ｍビットの
画像データ列を最大ｎ個のランに分解するラン分解回路
と、 を備えることを特徴とする符号化装置。 - 【請求項２】 ラン分解回路の出力を入力とし、ｎ個の
ランの長さを並列に算出するランレングス算出回路を備
えることを特徴とする請求項１に記載の符号化装置。 - 【請求項３】 ｍビット毎に連続して画像データ列を入
力してランの長さを算出する符号化装置であって、 現データ列の最後のランの長さを記憶するランレングス
積算記憶回路と、 直前に入力された画像データ列の最後のランの長さと現
データ列の先頭のランの長さとを加算するランレングス
加算回路と、 画像データのランの長さを画像データが入力された順に
出力するランレングスＦＩＦＯ回路と、 を備えることを特徴とする請求項２に記載の符号化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6126999A JP2000261675A (ja) | 1999-03-09 | 1999-03-09 | 符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6126999A JP2000261675A (ja) | 1999-03-09 | 1999-03-09 | 符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261675A true JP2000261675A (ja) | 2000-09-22 |
Family
ID=13166345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6126999A Pending JP2000261675A (ja) | 1999-03-09 | 1999-03-09 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000261675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359557B2 (en) | 2000-10-31 | 2008-04-15 | Ricoh Company, Ltd. | Method of and apparatus for encoding, method of and apparatus for decoding, and image forming apparatus |
| US8726003B2 (en) | 2010-08-25 | 2014-05-13 | Fuji Xerox Co., Ltd. | Reconfigurable operation apparatus, data compression apparatus, reconfigurable operation method and computer-readable medium |
-
1999
- 1999-03-09 JP JP6126999A patent/JP2000261675A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359557B2 (en) | 2000-10-31 | 2008-04-15 | Ricoh Company, Ltd. | Method of and apparatus for encoding, method of and apparatus for decoding, and image forming apparatus |
| US8726003B2 (en) | 2010-08-25 | 2014-05-13 | Fuji Xerox Co., Ltd. | Reconfigurable operation apparatus, data compression apparatus, reconfigurable operation method and computer-readable medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0258812B2 (ja) | ||
| JPH08223048A (ja) | データ変換方式 | |
| JP2000261675A (ja) | 符号化装置 | |
| US4551706A (en) | Apparatus for decoding run-length encoded data | |
| JP2592681B2 (ja) | セル同期回路 | |
| JPS6360952B2 (ja) | ||
| JP4541485B2 (ja) | べき乗演算装置、べき乗剰余演算装置、楕円べき倍点演算装置、並びのそれらの方法、記録媒体 | |
| EP1001540B1 (en) | Block coding method and apparatus | |
| JPH0974485A (ja) | マルチトーンをもつバイナリ画像の圧縮及び復元のための装置及び方法 | |
| JP3753580B2 (ja) | データ符号化方法、データ復号化方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| JP2000217005A (ja) | デ―タ符号化方法／復号方法、デ―タ符号化装置／復号装置、及び、そのデ―タ符号化方法／復号方法を用いた画像デ―タ記録システム | |
| JP3610564B2 (ja) | 情報処理装置 | |
| JP3134362B2 (ja) | 可変長／固定長符号化回路 | |
| JP2000278538A (ja) | 算術符号化・復号化装置および方法 | |
| JPS6227864A (ja) | 累算回路 | |
| JPS5928763A (ja) | 画情報符号化および復号化用情報検出回路 | |
| JPH0418681A (ja) | 画像縮小・拡大パターン生成回路 | |
| US5311460A (en) | Method and apparatus for performing high speed divide operations | |
| JPH0812691B2 (ja) | 圧縮されたイメージを圧縮解除されたグレイ・レベルの縮小イメージに変換する方法 | |
| JP2809635B2 (ja) | イメージデータ処理装置 | |
| JPH0645945A (ja) | 算術符号化方法及びその復号化方法 | |
| JP3029863B2 (ja) | 圧縮データの復号化装置 | |
| JP3124890B2 (ja) | 二値画像符号化装置 | |
| JPH0767140A (ja) | 符号化伝送方法 | |
| JP3102085B2 (ja) | ライン番号発生回路 |