JPH0354918A - ６／８符号変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、６ビットデータを誤り訂正機能とＤＣフリ
ー特性を有するＲＬＬＣ則を満たす８ビットデータに変
換する６／８符号変換方式に関する。

［従来の技術コ ＣＤ（コンパクトディスク）プレーヤにより再生される
コンパクトディスクには、信号再生時のトラッキングサ
ーボに適したＥＦ’Ｍ（８／１４符号変換）変調が採用
されている。第７図に示した従来の８／１４符号器ｌは
、ＣＴＲＣエンコーダ（図示せず）による誤り訂正を受
けた８ビットデータを、変換テーブルに従って１４ビッ
トデータに変換する８／１４変換回路２を有する。８ビ
ットデータは、８／１４変換回路２だけでなく、ビット
変換規則に従う結合ビット候補を発生する結合ビット候
補発生回路３と結合ビット候補のなかから後述のＤＳＶ
評価に従って最適結合ビットを決定する結合ビット決定
回路４にも供給され、結合ビット決定回路４にて決定さ
れた最適結合ビットを、結合ビット挿入回路５において
８／１４変換回路２の出力である１４ビットデータ間に
挿入することにより、１４ビットデータどうしが結合さ
れる． ８／１４変換回路２は、反転を示す“１″と非反転を示
す゛Ｏ”の２１４通りの組み合わせパターンのなかから
、「゜“１”と“ｌ”の間に“Ｏ″が２個以上入り、か
つ、“Ｏ′゜の個数が１０個以内である」というビット
変換規則に従って選出した２’　（２　５　６）通りの
パターンを、変換テーブル化して格納したＲＯＭ　（読
み出し専用メモリ）を有しており、入力された８ビット
データは一義的に対応する１４ビットデータに変換され
る．一方また、１４ビットデータに間挿される結合ビッ
ト候補を発生する結合ビット候補発生回路４は、例えば
先行する１４ビットデータの最後が″１″で終わり、後
続の１４ビットデータが“１″で始まるような場合に対
処できるよう、相前後する１４ビットデータ間に３ビッ
トの結合ビットを挿入することで、ビット変換規則との
整合を図るものであり、結合ビットとして考えられる４
種類のパターン０００，００１，０１０，１００のうち
、ビット変換規則を犯さないパターンを結合ビット候補
として結合ビット決定回路４に供給する。結合ビット決
定回路４は、結合ビット候補発生回路３から供給される
結合ビット候補から、相前後する１４ビットデータ２８
ビットと３ビットの結合ビットを合わせた３１ビット分
の信号の直流戒分を示すＤ　Ｓ　Ｖ　（Ｄｉｇｉｔａｌ
　Ｓｕｍ　Ｖａｌｕｅ）を最小にするパターンを、最適
な結合ビットとして選択するものである． ところで、ここで扱うＤＳＶとは、１４ビットデータの
信号波形の高レベルを＋１点，低レベルを−１点とし、
１４ビットデータの進行とともに累積される合計点数を
表すものであり、ＤＳＶの絶対値が小さいほど１４ビッ
トデータの直流或分や低周波戒分が少なく、それだけコ
ンバグトディスク表面に付いた傷等による影響を受けに
くくなるため、相前後するｌ４ビットデータの最後に得
られるＤＳＶを最小とする結合ビットが、最適結合ビッ
トとして選択される． ［発明が解決しようとする課題］ 上記従来の８７１４符号器１は、信号の直流成分を打ち
消すことはできるが、１４ビットデータどうしを接続す
る結合ビットを含めた場合、８ビットデータの変換にか
なりの冗長ビットが必要であり、このため信号の伝送帯
域を徒に広帯域化してしまうといった課題を抱えており
、また再生信号の時間軸が揺れたときの符号誤りを起こ
さないための余裕度（ジッダマージン）を表す検出窓幅
Ｔｗが、ビット間隔Ｔに対して０．４７Ｔと、比較的小
さい等の課題があった． 一方、Ｄ　Ａ　Ｔ　（　Ｄｉｇｉｔａｌ　Ａｕｄｉｏ　
Ｔａｐｅｒｅｃｏｒｄｅｒ）においては、ＥＦＭ変調方
式に見られる過度の冗長性を排し、冗長度を２ビットに
抑えた８／１０符号変換方式が用いられており、８／ｌ
４符号器ｌの５．１８７に対し最大符号反転間隔Ｔ　ｗ
ａｘを３．２Ｔに短縮でき、しかも誤り訂正に用いる二
重リードソロモン符号との相性が良いなどの優れた特長
が注目されている．しかし、この種の８／１０符号変換
方式は、誤り訂正符号処理と符号変換処理とが互いに独
立して存在するため、記録再生過程だけでなく符号変換
過程で生じた符号誤りも、誤り訂正回路が負担しなけれ
ばならず、それだけ誤り訂正本来の目的である記録再生
過程における符号誤りの低減効果が薄れてしまうといっ
た課題を抱えていた． ［課題を解決するための手段］ この発明は、上記課題を解決したものであり、６ビット
データを８ビットデータに符号変換する６／８符号変換
方式であって、１ブロックに集約化した６の整数倍個の
６ビットデータに対し、７の前記整数倍の全長をもつリ
ードソロモン符号を生成し、得られたパリティデータを
各６ビットデータの末尾に１ビットずつ配分して７ビッ
トデータとし、次に当該７ビットデータを、データ個々
の直流バランスを示すＤＳＶが零の８ビット平衡符号か
ＤＳＶが正の８ビット不平衡符号に変換する主変換テー
ブルか、又は８ビット平衡符号かＤＳＶが負の８ビット
不平衡符号に変換する副変換テーブルのいずれかを、変
換のつど更新されるＤＳＶ積算値が零に収束するよう選
択しつつ、８ビットデータに符号変換することを特徴と
するものである． ［作用］ この発明は、１ブロックに集約化した６の整数倍個の６
ビットデータに対し、７の前記整数倍の全長をもつリー
ドソロモン符号を生成し、得られたパリティデータを各
７ビットデータの末尾にｌビットずつ配分して８ビット
データとし、次にこれらの８ビットデータを、データ個
々の直流バランスを示すＤＳＶが零の８ビット平衡符号
かＤＳＶが正の８ビット不平衡符号に変換する主変換テ
ーブルか、又は８ビット平衡符号かＤＳＶが負の８ビッ
ト不平衡符号に変換する副変換テーブルのいずれかを、
変換のつど更新されるＤＳＶ積算値が零に収束するよう
選択しつつ、８ビットデータに符号変換することにより
、符号変換処理に誤り訂正処理を織り交ぜ、６ビットデ
ータを誤り訂正機能とＤＣフリー特性を有するＲＬＬＣ
則を満たす８ビットデータに変換する． ［実施例コ 以下、この発明の実施例について、第１図ないし第６図
を参照して説明する。第１．２図は、この発明の６／８
符号変換方式を適用した６／８符号器及び復号器の各一
実施例を示す回路構或図、第３図ないし第６図は、いず
れも第１図に示した変換ＲＯＭが内蔵する主副一対の変
換テーブルを示す図である． 第１図に示す６／８符号器１１は、６ビットデータの末
尾にパリティピットを付加して７ビットデータとする誤
り訂正処理回路１２と、この誤り訂正処理回路１２の出
力７ビットデータを８ビットデータに変換する７／８変
換回路１３から構戒される．誤り訂正処理回路１２は、
１ブロックに集約した２４個の８ビットデータＤ　２４
ｎ，　Ｄ　２４ｎ＋１，　．　．　．　　Ｄ２４ｎ＋２
３に対し、ｆ　（　ｘ　）　＝　ｘ　’＋　ｘ　＋　１
を原始多項式とする（２８．２４）リードソロモン符号
を生戒する．すなわち、実施例におけるリ一ドソロモン
符号の全長２８とデータ長２４は、それぞれ７と６の４
倍に相当し、４ｆｌｉのバリティなる関係式によって規
定される．ただし、αは原始多項式の根である． ところで、上記関係式を満たす総計２４ビットのパリテ
イデータＰ３．Ｐ２，ＰＬ，ＰＯは、誤り訂正処理回路
１２内で１ビットずつに分割されたのち、２４個のデー
タＤ　２４ｎ　−　Ｄ　２４ｎ＋２３の各末尾に付加さ
れる。すなわち、パリテイデータＰ３は、その最上位ビ
ットから最下位ビットまでの６個のビットが、Ｄ　２４
ｎからＤ　２４ｎ＋５の各末尾に付加される．また、パ
リティデータＰ２も、その最上位ビットから最下位ビッ
トまでが、Ｄ　２４ｎ＋６からＤ　２４ｎ＋１１の各末
尾に付加される。さらにまた，パリテイデータＰ１とｐ
ｏについても、Ｄ２４ｎ＋１２〜Ｄ　２４ｎ＋１７及び
Ｄ　２４ｎ＋１８　〜Ｄ　２４ｎ＋２３にそれぞれ分割
配分される．従って、２４シンボルの６ビットデータに
関するパリティデータは、第１図に示したように、個々
に分割されて各シンボルの末尾に分散結合される。

こうして６ビットデータにパリティピットを付加して得
られた７ビットデータは、続く７／８変換回路１３にて
符号変換を受けるのであるが、７／８変換回路１３は、
あらかじめ用意された主副一対の変換テーブルを使い分
けながら、変換データのＤＳＶ積算値が零に収束するよ
う符号変換する．両変換テーブルは、７ビットデータの
１６進数表現である（００）Ｈ〜（７Ｆ）Ｈの計１２８
個のアドレスをもつ変換ＲＯＭ内ｌ４に格納されており
、主変換テーブルでは、７ビットデータをＤＳＶが零の
８ビット平衡符号かＤＳＶが正の８ビット不平衡符号に
変換し、また副変換テーブルでは、７ビットデータを８
ビット平衡符号かＤＳ■が負の８ビット不平衡符号に変
換する．第３図〜第６図に掲載した主変換テーブルは、
（００）Ｈ〜（４５）＋｛の７０個の７ビットデータに
対し、ＤＳ■が０の８ビットデータを対応させ、さらに
（４６）Ｈ〜（７Ｄ）Ｈまでの５６個の７ビットデータ
に対しては、ＤＳＶが＋２の８ビットデータを対応させ
、残る２個の７ビットデータ（７Ｅ）Ｈ，（７Ｆ）Ｈに
対しＤＳＶが＋４の８ビットデータを対応させてある．
一方、副変換テーブルについては、（００）Ｈ〜（４５
）Ｈの７０個の７ビットデータに対し、主変換テーブル
で用いたのとまったく同じ８ビッ１・データを対応させ
てあるが、（４６）｝ｆ〜（７Ｄ）Ｈまでの５６個の７
ビットデータに対しては，ＤＳＶが一２の８ビットデー
タを対応させ、残る（７Ｅ）Ｈと（７Ｆ）Ｈの２個の７
ビットデータに対しＤＳ■が−４の８ビットデータを対
応させてある。なお、（４６）Ｈ以下は、主変換テーブ
ルと副変換テーブルとで、８ビットデータは互いに符号
反転関係にある． また、変換により得られる８ビットデータはｌ８６通り
存在するが、５種類のＤＳＶＯ，±２，±４はいずれも
２の補数で表示され、すべての４ビットデータに共通す
る最下位ビット“０”を除く上位３ビットを、８ビット
データの上位側に結合させてテーブル内に格納してある
。例えばＤＳＶ−２は１１１であり、ＤＳＶ−４は１１
０である。

ここで、誤り訂正処理回路１２かも得られる７ビットデ
ータは、まず初段のＤフリップフロップ回路１５を経て
変換ＲＯＭ１４に送り込まれる。

そして、変換ＲＯＭｌ４内に格納された主副いずれか一
方の変換テーブルに従って１１ビットデータに変換され
たのち、下８ビットと上位３ビットが、それぞれ外部出
力用のＤフリップフロップ回路１６とＤＳＶ積算回路ｌ
７に供給される。ＤＳ■積算回路１７は、変換ＲＯＭ１
３の上位３ビット出力にそれまでのＤＳＶを加算するこ
とでＤＳＶ積算値を更新する加算回路１８と、この加算
回路１８の出力をラッチするＤフリツブフロツブ回路１
９かもなり、現在のＤＳＶ積算値を表すＤフリップフロ
ップ回路１９の出力が加算回路１８の被加算入力とされ
る。

Ｄフリップフロツプ回路工９の出力最上位ビットは、Ｄ
ＳＶ積算値の正負を表しており、このためＤＳＶ積算値
が零又は正のときは、Ｄフリツブフロップ回路ｌ９のロ
ウレベルのラッチ出力をもって副変換テーブルの選択が
実行される。また、ＤＳＶ８１１算値が負のときは、Ｄ
フリツブフロツブ回路１９のハイレベルの出力をもって
主変換テーブルが選択される。

いまここで、Ｄフリップフロツブ回路１９にラッチされ
たＤＳＶ積算値が００１　（一＋２）であるときに、７
ビットデータとして（５３）Ｈすなわち１０１００１１
が送られてきたとする．この場合、Ｄフリップフロツプ
回路１９の出力最上位ビットは″Ｏ′゛であるため、副
変換テーブルを用いた符号変換が行われ、アドレス（５
３）Ｈに対応するデータ１１１１００１００１０が出力
される。なお、出力データの上位３ビットは、８ビット
データ１００１００１０のＤＳＶ−２を表しており、こ
れがＤＳＶ積算回路１７内でそれまでのＤ．ＳＶ積算値
＋２に加算される結果、ＤＳＶ積算値はＯに戻される． こうして、次々に送られてくる７ビットデータは、ＤＳ
Ｖ積算値を零に収束させる方向で符号変換されていくわ
けであるが、６ビットデータのビット間隔Ｔに対し、８
ビットデータのビット間隔すなわち最小符号反転間隔Ｔ
ｍｉｎは、６／８・Ｔ（＝０．７５Ｔ）で表される．ま
た、短いほどよい最大符号反転間隔Ｔ　ｍａｘは、８ビ
ットデータが１１００００００，０００００１１１と続
く最悪のケースを想定することで，１１個の”′０″が
持続する期間、すなわち１１Ｔｍｉｎ（＝８．２５Ｔ）
となる． このように、上記６／８符号器１１は、ｌブロックに集
約化した２４シンボルの６ビットデータに対し、全長２
８シンボルのリードソロモン符号を生威し、得られたバ
リテイデータを各６ビットデータの末尾に１ビットずつ
配分して７ビットデータとし、次にこれらの７ビットデ
ータを、データ個々の直流バランスを示すＤＳＶが零の
８ビット平衡符号かＤＳＶが正の８ビット不平衡符号に
変換する主変換テーブルか、又は８ビット平衡符号かＤ
ＳＶが負の８ビット不平衡符号に変換する副変換テーブ
ルのいずれかを、変換のつど更新されるＤＳＶ積算値が
零に収束するよう選択しながら、８ビットデータに符号
変換する構戒としたから、符号変換処理に誤り訂正処理
を織り交ぜ、６ビットデータを誤り訂正機能とＤＣフリ
ー特性をもちＲＬＬＣ則を満たす８ビットデータに変換
することができる。また、符号変換処理に誤り訂正処理
が複合されているため、符号変換処理とは別個に施され
る誤り訂正処理の訂正能力負担を軽減することができる
。さらにまた、７／８符号変換では、変換データの直流
戒分を±４以内に抑えることができ、しかも１２８個の
アドレスをもつ変換ＲＯＭ１４内に主副一対の変換テー
ブルを格納し、ＤＳＶ積算回路１７を付加することで、
ＲＬＬＣ則を満たす８ビットデータが得られるので、小
規模ＲＯＭの特徴を活かしたＰＬＡ化と回路全体の構或
の簡単化を図ることができる。また、ＤＰＣＭ　（差分
バルスコード符号変調）方式と併用すれば、出現頻度の
高い６ビット差分データほどＤＳＶが零の８ビットデー
タに変換されるので、常用域での変換データの直流或分
を可及的に抑制することができる。

なお、オーディオデータではなくビデオデータを処理す
るさいに、例えば１フィールドの画像を２５５０のブロ
ックに分割し、さらに各ブロックをマトリクス状に６４
サンプルの画素に区画し、各画素ごとのビデオデータを
、指定モードに応じた２又は４或は５の量子化ビット数
でもって標本化することがある．その場合、標本化した
ビデオデータは、適応型の符号圧縮法を用いてデータ圧
縮され、例えば第０サンプルの画素については８ビット
で量子化し、第ｌないし第６３サンプルの画素について
は５ビットで量子化すると、１ブロックのビデオデータ
は全部で３２３ビットと、６の倍数に１不足する信号ビ
ット乞変換されることになる．そこで、ブロックとブロ
ックの境界部分に、境界を示す結合ビットを■ビット挿
入することで、１ブロック３２４ビットの量子化が可能
であり、６／８符号器１】による符号処理との相性が良
いＤＰＣＭ方式を提供することができる。

第２図に示す復号器２１は、８ビットデータを６ビット
データに復号するものであり、上述の６７８符号器ｌ１
と対をなすものである．実施例では、再生した８ビット
データを変換ＲＯＭを内蔵する８／７変換回路２２にて
７ビットデータに変換し、続く誤り訂正回路２３におけ
るデコードを通じて、最大２シンボル薫での誤り訂正を
行うことができる。

なお、上記実施例では、誤り訂正処理回路１２において
生戒するリードソロモン符号の全長を６の４倍としたが
、この４を含め整数ｋを用いるならば、（７ｋ，６ｋ）
のリードソロモン符号を生成することで、６ｋ個の８ビ
ットデータに、ｋ個のパリテイデータＰＯ−Ｐｋ−１を
ｌビットずつ分散結合し、過不足なく７ビットデータと
することができる． ［発明の効果］ 以上説明したように、この発明は、１ブロックに集約化
した６の整数倍個の６ビットデータに対し、７の前記整
数倍の全長をもつリードソロモン符号を生成し、得られ
たパリテイデータを各６ビットデータの末尾にｌビット
ずつ配分して７ビットデータとし、次にこれらの７ビッ
トデータを、データ個々の直流バランスを示すＤＳＶが
零の８ビット平衡符号かＤＳＶが正の８ビット不平衡符
号に変換する主変換テーブルか、又は８ビット平衡符号
かＤＳＶが負の８ビット不平衡符号に変換する副変換テ
ーブルのいずれかを、変換のつど更新されるＤＳＶ積算
値が零に収束するよう選択しながら、８ビットデータに
符号変換することによリ、符号変換処理に誤り訂正処理
を織り交ぜ、６ビットデータを誤り訂正機能とＤＣフリ
ー特性をもちＲＬＬＣ則を満たす８ビットデータに変換
することができ、符号変換処理に誤り訂正処理を複合さ
せた分だけ、符号変換処理とは別個に施される誤り訂正
処理の訂正能力負担を軽減することができ、また７／８
符号変換では、変換データの直流成分を±４以内に抑え
ることができ、しかも同種ビットが１■ビット連続する
場合に発生する最大符号反転間隔を、ビット間隔の８．
２５倍に押さえることができ、これにより記録最高周波
数の抑制が可能であり、さらにまた１２８個のアドレス
をもつ変換ＲＯＭ内に主劃一対の変換テーブルを格納し
、これにＤＳＶ積算回路を付加することで、ＲＬＬＣ則
を満たす８ビットデータが得られるので、小規模ＲＯＭ
の特徴を活かしたＰＬＡ化と回路全体の構或の簡単化を
図ることができ、またＤＰＣＭ　（差分バルスコード符
号変調）方式との併用では、出現頻度の高い６ビット差
分データほどＤＳＶが零の８ビットデータに変換される
ので、常用域での変換データの直流戒分を可及的に抑制
することができる等の優れた効果を奏する．

【図面の簡単な説明】

第１，２図は、この発明の６／８符号変換方式を適用し
た６／８符号器及び復号器の各一実施例を示す回路構成
図、第３図ないし第６図は、いずれも第１図に示した変
換ＲＯＭが内蔵する主劃一対の変換テーブルを示す図、
第７図は、従来の８／１４符号器の一例を示す回路構戒
図である．１１．．．６／８符号器，１２．．．誤り訂
正回路，１３．．．７／８変換回路，１４．．．変換Ｒ
ＯＭ，１　７．．．ＤＳＶ積算回路，２１．．．復号器
，２２．．．８／７変換回路，２３．．．誤り訂正回路
．

Claims (1)

【特許請求の範囲】
1. ６ビットデータを８ビットデータに符号変換する６／８
   符号変換方式であつて、１ブロックに集約化した６の整
   数倍個の６ビットデータに対し、７の前記整数倍の全長
   をもつリードソロモン符号を生成し、得られたパリテイ
   データを各６ビットデータの末尾に１ビットずつ配分し
   て７ビットデータとし、次に当該７ビットデータを、デ
   ータ個々の直流バランスを示すＤＳＶが零の８ビット平
   衡符号かＤＳＶが正の８ビット不平衡符号に変換する主
   変換テーブルか、又は８ビット平衡符号かＤＳＶが負の
   ８ビット不平衡符号に変換する副変換テーブルのいずれ
   かを、変換のつど更新されるＤＳＶ積算値が零に収束す
   るよう選択しつつ、８ビットデータに符号変換すること
   を特徴とする６／８符号変換方式。