JPH06311042A - デジタル変調装置 - Google Patents
デジタル変調装置Info
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- JPH06311042A JPH06311042A JP12339593A JP12339593A JPH06311042A JP H06311042 A JPH06311042 A JP H06311042A JP 12339593 A JP12339593 A JP 12339593A JP 12339593 A JP12339593 A JP 12339593A JP H06311042 A JPH06311042 A JP H06311042A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 デジタル信号をＲＬＬ符号化してＮＲＺＩ変
調するデジタル変調装置において記録密度比ＤＲを向上
させ、低域成分を抑制する。 【構成】 前と後の「０」のラン長が共に１以上であっ
てＣＤＳが±１、±３、±５の変換情報語と、前部と後
部の「０」のラン長が「０」であるがＣＤＳが小さい
（＝±１）の変換情報語が割り当てられた変換情報語群
ＡがＲＯＭ３ａ、３ｂに共通に記憶され、ＣＤＳが比較
的大きい変換情報語（ＣＤＳ＝３、５、７、９）が割り
当てられた変換情報語群Ｂ＋がＲＯＭ３ａに記憶され、
ＣＤＳが比較的小さい変換情報語（ＣＤＳ＝１、−１、
−３、−５、ー７）が割り当てられた変換情報語群Ｂ−
がＲＯＭ３ｂに記憶されている。ＲＯＭ３ａ、３ｂによ
り変換された１５ビットの情報語の間に２ビットの冗長
ビットが付加され、ＤＳＶが最も「０」に近いビット列
が選択されてＮＲＺＩ変調される。
調するデジタル変調装置において記録密度比ＤＲを向上
させ、低域成分を抑制する。 【構成】 前と後の「０」のラン長が共に１以上であっ
てＣＤＳが±１、±３、±５の変換情報語と、前部と後
部の「０」のラン長が「０」であるがＣＤＳが小さい
（＝±１）の変換情報語が割り当てられた変換情報語群
ＡがＲＯＭ３ａ、３ｂに共通に記憶され、ＣＤＳが比較
的大きい変換情報語（ＣＤＳ＝３、５、７、９）が割り
当てられた変換情報語群Ｂ＋がＲＯＭ３ａに記憶され、
ＣＤＳが比較的小さい変換情報語（ＣＤＳ＝１、−１、
−３、−５、ー７）が割り当てられた変換情報語群Ｂ−
がＲＯＭ３ｂに記憶されている。ＲＯＭ３ａ、３ｂによ
り変換された１５ビットの情報語の間に２ビットの冗長
ビットが付加され、ＤＳＶが最も「０」に近いビット列
が選択されてＮＲＺＩ変調される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号をＲＬＬ
（Run Length Limited）符号化してＮＲＺＩ（Non Retu
rn to Zero Inversion）変調するデジタル変調装置に関
し、特に記録媒体や伝送路に適したチャネルコードに変
換するデジタル変調装置に関する。
（Run Length Limited）符号化してＮＲＺＩ（Non Retu
rn to Zero Inversion）変調するデジタル変調装置に関
し、特に記録媒体や伝送路に適したチャネルコードに変
換するデジタル変調装置に関する。
【０００２】
【従来の技術】一般に、記録媒体に情報を高密度で記録
して再生する場合には、記録再生系の周波数帯域が制限
されているのでこの帯域に適するように変調しなければ
ならない。デジタル情報を記録再生系の周波数帯域に適
するように変調する方法としては種々の提案が成されて
いるが、その１つとしてＮＲＺＩ変調が知られている。
このＮＲＺＩ変調方法では、ビット「０」とビット
「１」から成るビット系列が入力された場合にレベルが
ビット「１」で反転されるとともにビット「０」で反転
されないので、この信号を記録することにより信号の反
転を磁気記録媒体上では磁化反転として記録することが
でき、また、光記録媒体上では物理的な形状変化として
記録することができる。
して再生する場合には、記録再生系の周波数帯域が制限
されているのでこの帯域に適するように変調しなければ
ならない。デジタル情報を記録再生系の周波数帯域に適
するように変調する方法としては種々の提案が成されて
いるが、その１つとしてＮＲＺＩ変調が知られている。
このＮＲＺＩ変調方法では、ビット「０」とビット
「１」から成るビット系列が入力された場合にレベルが
ビット「１」で反転されるとともにビット「０」で反転
されないので、この信号を記録することにより信号の反
転を磁気記録媒体上では磁化反転として記録することが
でき、また、光記録媒体上では物理的な形状変化として
記録することができる。
【０００３】しかしながら、このＮＲＺＩ変調方法のみ
では、媒体上における記録密度を高めようとすると、再
生時には隣接する上記磁化反転や形状変化が干渉して正
確に読み取ることができなくなる。この問題を解決する
方法としてＲＬＬ符号を用いてＮＲＺＩ変調する方法が
知られている。このＲＬＬ符号ではビット系列中の
「１」と「１」の間に存在する「０」の個数が少なくと
もｄ個であり、多くともｋ（＞ｄ）個であるように
「０」のラン長が制限されており、特にｍビットの入力
情報語がｎビットのＲＬＬ符号に変換される場合には
（ｄ，ｋ；ｍ，ｎ）符号と呼ばれている。
では、媒体上における記録密度を高めようとすると、再
生時には隣接する上記磁化反転や形状変化が干渉して正
確に読み取ることができなくなる。この問題を解決する
方法としてＲＬＬ符号を用いてＮＲＺＩ変調する方法が
知られている。このＲＬＬ符号ではビット系列中の
「１」と「１」の間に存在する「０」の個数が少なくと
もｄ個であり、多くともｋ（＞ｄ）個であるように
「０」のラン長が制限されており、特にｍビットの入力
情報語がｎビットのＲＬＬ符号に変換される場合には
（ｄ，ｋ；ｍ，ｎ）符号と呼ばれている。
【０００４】このＲＬＬ符号を用いてＮＲＺＩ変調して
記録する方法では、入力情報のビット系列をｍビットの
情報に区切り、適当な上記ラン長ｄないしｋを選択して
ｎビットに符号化した後にＮＲＺＩ変調した場合に、入
力情報を直接ＮＲＺＩ変調する場合に比べて記録信号の
最小反転間隔Ｔmin を拡大することがでる。したがっ
て、再生時の読み取り誤りを減少することができるので
結果として記録密度を高めることができる。
記録する方法では、入力情報のビット系列をｍビットの
情報に区切り、適当な上記ラン長ｄないしｋを選択して
ｎビットに符号化した後にＮＲＺＩ変調した場合に、入
力情報を直接ＮＲＺＩ変調する場合に比べて記録信号の
最小反転間隔Ｔmin を拡大することがでる。したがっ
て、再生時の読み取り誤りを減少することができるので
結果として記録密度を高めることができる。
【０００５】また、記録信号が周波数スペクトラム上の
低域成分を有すると、再生系によっては読み取りが困難
になるので記録信号の低域成分は極力少ないほうが望ま
しい。ここで記録信号の低域成分を評価するためにＤＳ
Ｖ（Digital Sum Variation）が用いられる。このＤＳ
Ｖは信号の１タイムスロットがレベル「１」の場合にｘ
＝＋１、レベル「０」の場合にｘ＝−１として信号の開
始点からある時刻までのｘの総和である。したがって、
ＤＳＶの「０」に対する偏差が少なく、また、ＤＳＶが
早く変化する信号は低域成分が少ないということができ
る。
低域成分を有すると、再生系によっては読み取りが困難
になるので記録信号の低域成分は極力少ないほうが望ま
しい。ここで記録信号の低域成分を評価するためにＤＳ
Ｖ（Digital Sum Variation）が用いられる。このＤＳ
Ｖは信号の１タイムスロットがレベル「１」の場合にｘ
＝＋１、レベル「０」の場合にｘ＝−１として信号の開
始点からある時刻までのｘの総和である。したがって、
ＤＳＶの「０」に対する偏差が少なく、また、ＤＳＶが
早く変化する信号は低域成分が少ないということができ
る。
【０００６】さらに、他の変調方式としてＥＦＭ（Eigh
t Fourteen Modulation ）はＣＤ（コンパクトディス
ク）に用いられ、上記ＲＬＬ符号が応用されている。例
えば特公平１−２７５１０号公報に示されるＥＦＭ変調
方式では、ｍ（＝８）ビットの各入力情報語に対してｎ
ａ（＝１４）ビットの変換情報語に変換する際にビット
「０」のラン長が制限されたコードを割り当て、また、
ｎｂ（＝３）の冗長ビット列を、保持しているＤＳＶか
ら適応的に決定して変換情報語内に挟み込むことによ
り、変換情報語間のＲＬＬ符号則を守り、かつ変調信号
の低域成分を抑制している。したがって、最終的にはｍ
（＝８）ビットの各入力情報語からｎ（＝１７）ビット
のビット列に変換している。
t Fourteen Modulation ）はＣＤ（コンパクトディス
ク）に用いられ、上記ＲＬＬ符号が応用されている。例
えば特公平１−２７５１０号公報に示されるＥＦＭ変調
方式では、ｍ（＝８）ビットの各入力情報語に対してｎ
ａ（＝１４）ビットの変換情報語に変換する際にビット
「０」のラン長が制限されたコードを割り当て、また、
ｎｂ（＝３）の冗長ビット列を、保持しているＤＳＶか
ら適応的に決定して変換情報語内に挟み込むことによ
り、変換情報語間のＲＬＬ符号則を守り、かつ変調信号
の低域成分を抑制している。したがって、最終的にはｍ
（＝８）ビットの各入力情報語からｎ（＝１７）ビット
のビット列に変換している。
【０００７】また、他の従来の変調方式としては特公平
４−７７９９１号公報に示されるように、ビット「０」
のラン長が変換情報語の境界においても守られるように
変換情報語を構成するとともに、ＣＤＳ（Code Digital
Sum）＝０の変換情報語は入力情報語と１対１に対応さ
せ、ＣＤＳ≠０の変換情報語はＣＤＳの符号が異なり、
かつＣＤＳの絶対値が異なる変換情報語を１組として入
力情報語と対応させることにより、変換情報語を適応的
に選択して変調信号の低域成分を抑制する方法が知られ
ている。
４−７７９９１号公報に示されるように、ビット「０」
のラン長が変換情報語の境界においても守られるように
変換情報語を構成するとともに、ＣＤＳ（Code Digital
Sum）＝０の変換情報語は入力情報語と１対１に対応さ
せ、ＣＤＳ≠０の変換情報語はＣＤＳの符号が異なり、
かつＣＤＳの絶対値が異なる変換情報語を１組として入
力情報語と対応させることにより、変換情報語を適応的
に選択して変調信号の低域成分を抑制する方法が知られ
ている。
【０００８】
【発明が解決しようとする課題】ところで、上記特公平
４−７７９９１号公報に示される方法では記録密度比Ｄ
Ｒ（Density Ratio ）＝１．１４であり、ＥＦＭ方式で
はＤＲ＝１．４１であるのでＥＦＭ方式の方が高密度で
記録することができる。また、光ディスク装置のサーボ
装置とフォーカス装置は再生信号の低域成分を用いてい
るので、光ディスクに記録されている変調信号自体に低
域成分が多く含まれているとサーボやフォーカシングが
不正確になる。しかしながら、ＥＦＭ方式では低域成分
が冗長ビットにより抑制されているが、より正確なサー
ボやフォーカシングを行う光ディスク装置ではＥＦＭ方
式程度の抑制度では不充分となることがあった。
４−７７９９１号公報に示される方法では記録密度比Ｄ
Ｒ（Density Ratio ）＝１．１４であり、ＥＦＭ方式で
はＤＲ＝１．４１であるのでＥＦＭ方式の方が高密度で
記録することができる。また、光ディスク装置のサーボ
装置とフォーカス装置は再生信号の低域成分を用いてい
るので、光ディスクに記録されている変調信号自体に低
域成分が多く含まれているとサーボやフォーカシングが
不正確になる。しかしながら、ＥＦＭ方式では低域成分
が冗長ビットにより抑制されているが、より正確なサー
ボやフォーカシングを行う光ディスク装置ではＥＦＭ方
式程度の抑制度では不充分となることがあった。
【０００９】本発明は上記従来の問題点に鑑み、記録密
度比ＤＲを向上させることができるとともに低域成分を
抑制することができるデジタル変調装置を提供すること
を目的とする。
度比ＤＲを向上させることができるとともに低域成分を
抑制することができるデジタル変調装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、（ｄ，ｋ；ｍ，ｎ）ＲＬＬ符号において
「１」と「１」の間の「０」の最小数ｄを冗長ビット数
とすることによりｎビットの変換情報語の数を増加し、
又、１つの入力情報語に対して複数の変換情報語を対応
させ、さらに、各々の変換情報語の前に数種類の冗長ビ
ット列を付加するようにしている。すなわち本発明によ
れば、ｍビットの入力情報語をビット系列中の「１」と
「１」の間に存在する「０」の個数が少なくともｄ個で
あり、多くともｋ個であるｎビットのビット列に変換
し、このビット列をＮＲＺＩ変調するデジタル変調装置
において、｜ＣＤＳ｜が比較的小さくかつ変換情報語の
前後の「０」の連続が所定の範囲であるｎ−ｄビットの
第１の変換情報語群と、ＣＤＳが比較的大きいｎ−ｄビ
ットの第２の変換情報語群を有する第１のテーブルと、
前記第１のテーブルの第１の変換情報語に対応する同一
のｎ−ｄビットの変換情報語群と、前記第１のテーブル
の第２の変換情報語よりＣＤＳが比較的小さく、かつ逆
極性のｎ−ｄビットの変換情報語群を有する第２のテー
ブルと、前記第１および第２のテーブルにより変換され
た２つの変換情報語の間にそれぞれｄビットの冗長ビッ
トを付加してｎビットの複数のビット列を生成する冗長
ビット付加手段と、前記複数のビット列のＮＲＺＩ変調
後のＤＳＶを算出し、このＤＳＶが最も「０」に近いビ
ット列を選択する選択手段と、前記選択手段により選択
されたビット列をＮＲＺＩ変調する手段とを有すること
を特徴とするデジタル変調装置が提供される。
するために、（ｄ，ｋ；ｍ，ｎ）ＲＬＬ符号において
「１」と「１」の間の「０」の最小数ｄを冗長ビット数
とすることによりｎビットの変換情報語の数を増加し、
又、１つの入力情報語に対して複数の変換情報語を対応
させ、さらに、各々の変換情報語の前に数種類の冗長ビ
ット列を付加するようにしている。すなわち本発明によ
れば、ｍビットの入力情報語をビット系列中の「１」と
「１」の間に存在する「０」の個数が少なくともｄ個で
あり、多くともｋ個であるｎビットのビット列に変換
し、このビット列をＮＲＺＩ変調するデジタル変調装置
において、｜ＣＤＳ｜が比較的小さくかつ変換情報語の
前後の「０」の連続が所定の範囲であるｎ−ｄビットの
第１の変換情報語群と、ＣＤＳが比較的大きいｎ−ｄビ
ットの第２の変換情報語群を有する第１のテーブルと、
前記第１のテーブルの第１の変換情報語に対応する同一
のｎ−ｄビットの変換情報語群と、前記第１のテーブル
の第２の変換情報語よりＣＤＳが比較的小さく、かつ逆
極性のｎ−ｄビットの変換情報語群を有する第２のテー
ブルと、前記第１および第２のテーブルにより変換され
た２つの変換情報語の間にそれぞれｄビットの冗長ビッ
トを付加してｎビットの複数のビット列を生成する冗長
ビット付加手段と、前記複数のビット列のＮＲＺＩ変調
後のＤＳＶを算出し、このＤＳＶが最も「０」に近いビ
ット列を選択する選択手段と、前記選択手段により選択
されたビット列をＮＲＺＩ変調する手段とを有すること
を特徴とするデジタル変調装置が提供される。
【００１１】
【作用】本発明では、｜ＣＤＳ｜が比較的小さくかつ変
換情報語の前後の「０」の連続が所定の範囲であるｎ−
ｄビットの変換情報語に変換された場合には、ＤＳＶの
変動が少なくなり、また、変換情報語の前の冗長ビット
により極性を反転するか否かを選択する可能性が大きく
なるので、結果としてＤＳＶの増減を制御することがで
きる可能性が増加し、したがって、低域成分を抑制する
ことができる。また、ＣＤＳが比較的大きい変換情報語
またはＣＤＳが比較的小さい変換情報語により変換され
た場合には、冗長ビットによりＤＳＶの増減を制御する
ことができる可能性は余り大きくないが、大部分の組が
逆極性であるので、ＤＳＶを制御することができる可能
性が増加し、したがって、低域成分を抑制することがで
きる。
換情報語の前後の「０」の連続が所定の範囲であるｎ−
ｄビットの変換情報語に変換された場合には、ＤＳＶの
変動が少なくなり、また、変換情報語の前の冗長ビット
により極性を反転するか否かを選択する可能性が大きく
なるので、結果としてＤＳＶの増減を制御することがで
きる可能性が増加し、したがって、低域成分を抑制する
ことができる。また、ＣＤＳが比較的大きい変換情報語
またはＣＤＳが比較的小さい変換情報語により変換され
た場合には、冗長ビットによりＤＳＶの増減を制御する
ことができる可能性は余り大きくないが、大部分の組が
逆極性であるので、ＤＳＶを制御することができる可能
性が増加し、したがって、低域成分を抑制することがで
きる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係るデジタル変調装置の一実施例
を示すブロック図、図２は冗長ビットとその前後の変換
情報語のビット関係を示す説明図、図３〜図１１は図１
に示すＲＯＭに記憶された変換テーブルを示す説明図で
ある。
する。図１は本発明に係るデジタル変調装置の一実施例
を示すブロック図、図２は冗長ビットとその前後の変換
情報語のビット関係を示す説明図、図３〜図１１は図１
に示すＲＯＭに記憶された変換テーブルを示す説明図で
ある。
【００１３】図１は一例として、ビット系列中の「１」
と「１」の間に存在する「０」の個数を少なくとも２
（＝ｄ）個となり、多くとも９（＝ｋ）個となるように
制限して、８（＝ｍ）ビットの入力情報語を１７（＝
ｎ）ビットのビット列に変換する（２，９；８，１７）
ＲＬＬ符号を用い、このビット列をＮＲＺＩ変調する回
路を示している。なお、本実施例ではｄ＝２であるの
で、８ビットの入力情報語が１５ビットの変換情報語に
変換されて変換情報語間に２ビットの冗長ビット列が挿
入される。
と「１」の間に存在する「０」の個数を少なくとも２
（＝ｄ）個となり、多くとも９（＝ｋ）個となるように
制限して、８（＝ｍ）ビットの入力情報語を１７（＝
ｎ）ビットのビット列に変換する（２，９；８，１７）
ＲＬＬ符号を用い、このビット列をＮＲＺＩ変調する回
路を示している。なお、本実施例ではｄ＝２であるの
で、８ビットの入力情報語が１５ビットの変換情報語に
変換されて変換情報語間に２ビットの冗長ビット列が挿
入される。
【００１４】この変調は入力端子１に対して、８ビット
の入力情報列が入力される期間を１周期として行われ
る。先ず、入力端子１に入力された情報列は、シフトレ
ジスタ２により８ビットの入力情報列に変換されてＲＯ
Ｍ３ａ、３ｂにアドレスとして印加され、図３〜図１１
に示すように予めＲＯＭ３ａ、３ｂにそれぞれテーブル
「０」、「１」として記憶された１５ビットの２つの変
換情報語が読み出される。なお、図３〜図１１は、１０
進数で示す入力情報語「０」〜「２５５」に対する１５
ビットの変換情報語とそのＣＤＳを示している。
の入力情報列が入力される期間を１周期として行われ
る。先ず、入力端子１に入力された情報列は、シフトレ
ジスタ２により８ビットの入力情報列に変換されてＲＯ
Ｍ３ａ、３ｂにアドレスとして印加され、図３〜図１１
に示すように予めＲＯＭ３ａ、３ｂにそれぞれテーブル
「０」、「１」として記憶された１５ビットの２つの変
換情報語が読み出される。なお、図３〜図１１は、１０
進数で示す入力情報語「０」〜「２５５」に対する１５
ビットの変換情報語とそのＣＤＳを示している。
【００１５】この２つの変換情報語の最後には、冗長ビ
ット列発生器４ａ、４ｂ、４ｃがそれぞれ発生する２ビ
ットの冗長ビット「００」、「０１」、「１０」が１
７、１６ビット目として加えられ、この６種類の１７ビ
ットのビット列の１つがセレクタ５によりＤＳＶ比較器
１７からの選択信号に基づいて選択される。このビット
列はシフトレジスタ６により１７ビットの上位ビットを
先頭とするビット列に変換され、変調器８によりＮＲＺ
Ｉ変調されて出力端子８を介して出力される。
ット列発生器４ａ、４ｂ、４ｃがそれぞれ発生する２ビ
ットの冗長ビット「００」、「０１」、「１０」が１
７、１６ビット目として加えられ、この６種類の１７ビ
ットのビット列の１つがセレクタ５によりＤＳＶ比較器
１７からの選択信号に基づいて選択される。このビット
列はシフトレジスタ６により１７ビットの上位ビットを
先頭とするビット列に変換され、変調器８によりＮＲＺ
Ｉ変調されて出力端子８を介して出力される。
【００１６】ここで、ＲＯＭ３ａ、３ｂに記憶されたテ
ーブル「０」、「１」について説明すると、先ず、変調
信号の低域成分を抑制するためには、変調信号のＤＳＶ
すなわち信号の１タイムスロットがレベル「１」の場合
にｘ＝＋１、レベル「０」の場合にｘ＝−１として信号
の開始点からある時刻までのｘの総和の変動幅を小さ
く、かつ「０」に早く収束させなければならない。これ
はＣＤＳ（すなわち変換情報語をレベル「０」からＮＲ
ＺＩ変調した場合の変調信号のＤＳＶ）が小さい変換情
報語が高い頻度で出現し、かつ冗長ビット列の種類と次
の変換情報語を選択してＤＳＶの制御を行う機会を増加
することにより達成することができる。
ーブル「０」、「１」について説明すると、先ず、変調
信号の低域成分を抑制するためには、変調信号のＤＳＶ
すなわち信号の１タイムスロットがレベル「１」の場合
にｘ＝＋１、レベル「０」の場合にｘ＝−１として信号
の開始点からある時刻までのｘの総和の変動幅を小さ
く、かつ「０」に早く収束させなければならない。これ
はＣＤＳ（すなわち変換情報語をレベル「０」からＮＲ
ＺＩ変調した場合の変調信号のＤＳＶ）が小さい変換情
報語が高い頻度で出現し、かつ冗長ビット列の種類と次
の変換情報語を選択してＤＳＶの制御を行う機会を増加
することにより達成することができる。
【００１７】ここで、図２に示すように前回の変換情報
語のビット列が「・・・・１」の場合、符号化則により
ｄ＝２に制限されているのでその最後に冗長ビット「０
０」しか付加することができず、ＤＳＶの制御機会がな
い。なお、図２に示す例では冗長ビット「００」を付加
した場合、次の変換情報語のビット列「００１・・・」
との「０」のラン長は「４」となる。
語のビット列が「・・・・１」の場合、符号化則により
ｄ＝２に制限されているのでその最後に冗長ビット「０
０」しか付加することができず、ＤＳＶの制御機会がな
い。なお、図２に示す例では冗長ビット「００」を付加
した場合、次の変換情報語のビット列「００１・・・」
との「０」のラン長は「４」となる。
【００１８】そこで、本実施例では、前述のようにＣＤ
Ｓが小さく、かつＤＳＶの制御を行う機会を増加させる
ために、ＣＤＳの絶対値｜ＣＳＤ｜ができるだけ小さ
く、かつ変換情報語の前後の冗長ビット列ができるだけ
固定的にならないように変換情報語の前部の「０」のラ
ン長Ｆrun と後部の「０」のラン長Ｒrun が共にできる
だけ所定の範囲（例えば２以上５以下）になるようにテ
ーブル「０」、「１」の変換情報語が決定されている。
すなわち、本実施例ではＥＦＭ方式の冗長ビット数を
「３」から「２」に変更してその結果２つのテーブルを
有し、又、２つのテーブルに変換情報語を配置する際に
ＤＳＶ制御に対して最適な分類、配置を行うようにして
いる。
Ｓが小さく、かつＤＳＶの制御を行う機会を増加させる
ために、ＣＤＳの絶対値｜ＣＳＤ｜ができるだけ小さ
く、かつ変換情報語の前後の冗長ビット列ができるだけ
固定的にならないように変換情報語の前部の「０」のラ
ン長Ｆrun と後部の「０」のラン長Ｒrun が共にできる
だけ所定の範囲（例えば２以上５以下）になるようにテ
ーブル「０」、「１」の変換情報語が決定されている。
すなわち、本実施例ではＥＦＭ方式の冗長ビット数を
「３」から「２」に変更してその結果２つのテーブルを
有し、又、２つのテーブルに変換情報語を配置する際に
ＤＳＶ制御に対して最適な分類、配置を行うようにして
いる。
【００１９】具体的には、ｄ＝２であり、また、変換情
報語が１５ビットであるので、先ず、この条件を満足す
る変換情報語の内、絶対値｜ＣＳＤ｜が大きいものと同
期検出のために予約されているものを除き、３４７語が
用いられている。そして、図３に示すようにテーブル
「０」および「１」における共通の変換情報語群Ａで
は、１０進数で示す１６５語の入力情報語「０」〜「１
６４」に対して、前部と後部の「０」のラン長が共に１
以上であってＣＤＳが±１、±３、±５の変換情報語
（「０」〜「１３１」）と、後部の「０」のラン長が
「０」であるがＣＤＳが小さい（＝±１）の変換情報語
（「１３２」〜「１６４」）が割り当てられている。
報語が１５ビットであるので、先ず、この条件を満足す
る変換情報語の内、絶対値｜ＣＳＤ｜が大きいものと同
期検出のために予約されているものを除き、３４７語が
用いられている。そして、図３に示すようにテーブル
「０」および「１」における共通の変換情報語群Ａで
は、１０進数で示す１６５語の入力情報語「０」〜「１
６４」に対して、前部と後部の「０」のラン長が共に１
以上であってＣＤＳが±１、±３、±５の変換情報語
（「０」〜「１３１」）と、後部の「０」のラン長が
「０」であるがＣＤＳが小さい（＝±１）の変換情報語
（「１３２」〜「１６４」）が割り当てられている。
【００２０】また、テーブル「０」における変換情報語
群Ｂ＋では、９１語の入力情報語「１６５」〜「２５
５」に対してはＣＤＳが比較的大きい変換情報語（ＣＤ
Ｓ＝３、５、７、９）が割り当てられ、テーブル「１」
の変換情報語群Ｂ−では、この入力情報語「１６５」〜
「２５５」に対してはＣＤＳが比較的小さい変換情報語
（ＣＤＳ＝１、−１、−３、−５、ー７）が割り当てら
れている。
群Ｂ＋では、９１語の入力情報語「１６５」〜「２５
５」に対してはＣＤＳが比較的大きい変換情報語（ＣＤ
Ｓ＝３、５、７、９）が割り当てられ、テーブル「１」
の変換情報語群Ｂ−では、この入力情報語「１６５」〜
「２５５」に対してはＣＤＳが比較的小さい変換情報語
（ＣＤＳ＝１、−１、−３、−５、ー７）が割り当てら
れている。
【００２１】図１に戻り、ＲＯＭ３ａ、３ｂから読み出
された２つの変換情報語はそれぞれ極性判定器９ａ、９
ｂに入力される。極性判定器９ａ、９ｂは、この２つの
変換情報語のみについてＮＲＺＩ変調を施した場合に最
初のビットと最後のビットの各信号レベルが同一の場合
には「０」と判定し、異なる場合に「１」と判定する。
すなわち、この極性判定は変換情報語の全ビットの排他
的論理和を得ることと等価である。この極性判定器９
ａ、９ｂにより判定された極性は、デコーダ２３からの
テーブル選択信号に基づいてセレクタ１０により選択さ
れる。この選択された極性と、デコーダ２２から本周期
で選択された冗長ビット列の極性と前の周期の変調信号
のレベルに基づいて、当該周期の変調信号のレベルがレ
ベル算出器２０により算出され、レジスタ２１に格納さ
れる。
された２つの変換情報語はそれぞれ極性判定器９ａ、９
ｂに入力される。極性判定器９ａ、９ｂは、この２つの
変換情報語のみについてＮＲＺＩ変調を施した場合に最
初のビットと最後のビットの各信号レベルが同一の場合
には「０」と判定し、異なる場合に「１」と判定する。
すなわち、この極性判定は変換情報語の全ビットの排他
的論理和を得ることと等価である。この極性判定器９
ａ、９ｂにより判定された極性は、デコーダ２３からの
テーブル選択信号に基づいてセレクタ１０により選択さ
れる。この選択された極性と、デコーダ２２から本周期
で選択された冗長ビット列の極性と前の周期の変調信号
のレベルに基づいて、当該周期の変調信号のレベルがレ
ベル算出器２０により算出され、レジスタ２１に格納さ
れる。
【００２２】ＲＯＭ３ａ、３ｂから読み出された２つの
変換情報語はまた、それぞれ後部ラン長計測器１１ａ、
１１ｂに入力され、下位ビット側でビット「０」が幾つ
連続しているかが計測される。この計測値がデコーダ２
３からのテーブル選択信号に基づいてデータセレクタ１
２により選択されてレジスタ１３に格納される。
変換情報語はまた、それぞれ後部ラン長計測器１１ａ、
１１ｂに入力され、下位ビット側でビット「０」が幾つ
連続しているかが計測される。この計測値がデコーダ２
３からのテーブル選択信号に基づいてデータセレクタ１
２により選択されてレジスタ１３に格納される。
【００２３】さらに、ＲＯＭ３ａ、３ｂから読み出され
た２つの変換情報語はまた、それぞれ前部ラン長計測器
１４ａ、１４ｂに入力され、上位ビット側でビット
「０」が幾つ連続しているかが計測される。この各計測
値とレジスタ１３に格納された後部のビット「０」のラ
ン長に基づいてラン長規則判定部１５ａ、１５ｂによ
り、冗長ビットを付加した場合にｄ＝２およびｋ＝１０
の符号則を満たしているか否かが判定され、６種類の組
み合わせのうち満たしていない場合に選択禁止信号がＤ
ＳＶ比較器１７に出力される。
た２つの変換情報語はまた、それぞれ前部ラン長計測器
１４ａ、１４ｂに入力され、上位ビット側でビット
「０」が幾つ連続しているかが計測される。この各計測
値とレジスタ１３に格納された後部のビット「０」のラ
ン長に基づいてラン長規則判定部１５ａ、１５ｂによ
り、冗長ビットを付加した場合にｄ＝２およびｋ＝１０
の符号則を満たしているか否かが判定され、６種類の組
み合わせのうち満たしていない場合に選択禁止信号がＤ
ＳＶ比較器１７に出力される。
【００２４】また、冗長ビット「００」、「０１」、
「１０」が加えられた６種類の１７ビットのビット列
と、レジスタ２１により保持された変調信号のレベル
と、レジスタ１９に格納された前の周期のＤＳＶに基づ
いて、当該周期において変換情報語を変調した場合のＤ
ＳＶがＤＳＶ算出器１６により算出される。この６個の
ＤＳＶはＤＳＶ比較器１７とセレクタ１８に共に入力さ
れ、ＤＳＶ比較器１７はラン長規則判定部１５ａ、１５
ｂからの選択禁止信号が入力されない場合に、ＤＳＶが
最も「０」に近い情報語を選択するための信号をセレク
タ５、１８とデコーダ２２、２３に出力する。なお、選
択禁止信号が入力された場合には次に「０」に近い情報
語が選択される。
「１０」が加えられた６種類の１７ビットのビット列
と、レジスタ２１により保持された変調信号のレベル
と、レジスタ１９に格納された前の周期のＤＳＶに基づ
いて、当該周期において変換情報語を変調した場合のＤ
ＳＶがＤＳＶ算出器１６により算出される。この６個の
ＤＳＶはＤＳＶ比較器１７とセレクタ１８に共に入力さ
れ、ＤＳＶ比較器１７はラン長規則判定部１５ａ、１５
ｂからの選択禁止信号が入力されない場合に、ＤＳＶが
最も「０」に近い情報語を選択するための信号をセレク
タ５、１８とデコーダ２２、２３に出力する。なお、選
択禁止信号が入力された場合には次に「０」に近い情報
語が選択される。
【００２５】レジスタ１９には、セレクタ１８により選
択された当該周期直後のＤＳＶが格納され、このＤＳＶ
は次の周期のＤＳＶを算出するためにＤＳＶ算出器１６
に印加される。また、ＤＳＶ比較器１７の選択信号はデ
コーダ２２により極性判定器９ａ、９ｂと同様に冗長ビ
ット列の極性に変換されてレベル算出器２０に印加され
るとともに、デコーダ２２によりテーブル選択信号に変
換されてセレクタ１０、１２に印加される。
択された当該周期直後のＤＳＶが格納され、このＤＳＶ
は次の周期のＤＳＶを算出するためにＤＳＶ算出器１６
に印加される。また、ＤＳＶ比較器１７の選択信号はデ
コーダ２２により極性判定器９ａ、９ｂと同様に冗長ビ
ット列の極性に変換されてレベル算出器２０に印加され
るとともに、デコーダ２２によりテーブル選択信号に変
換されてセレクタ１０、１２に印加される。
【００２６】したがって、上記実施例によれば、前と後
の「０」のラン長が共に１以上であってＣＤＳが±１、
±３、±５の変換情報語と、前部と後部の「０」のラン
長が「０」であるがＣＤＳが小さい（＝±１）の変換情
報語が割り当てられてた変換情報語群Ａにより変換され
た場合には、ＤＳＶの変動が少なくなり、また、変換情
報語の前の冗長ビットにより極性を反転するか否かを選
択する可能性が大きくなるので、結果としてＤＳＶの増
減を制御することができる可能性が増加し、したがっ
て、低域成分を抑制することができる。
の「０」のラン長が共に１以上であってＣＤＳが±１、
±３、±５の変換情報語と、前部と後部の「０」のラン
長が「０」であるがＣＤＳが小さい（＝±１）の変換情
報語が割り当てられてた変換情報語群Ａにより変換され
た場合には、ＤＳＶの変動が少なくなり、また、変換情
報語の前の冗長ビットにより極性を反転するか否かを選
択する可能性が大きくなるので、結果としてＤＳＶの増
減を制御することができる可能性が増加し、したがっ
て、低域成分を抑制することができる。
【００２７】また、ＣＤＳが比較的大きい変換情報語
（ＣＤＳ＝３、５、７、９）が割り当てられた変換情報
語群Ｂ＋またはＣＤＳが比較的小さい変換情報語（ＣＤ
Ｓ＝１、−１、−３、−５、ー７）が割り当てられた変
換情報語群Ｂ−により変換された場合には、冗長ビット
によりＤＳＶの増減を制御することができる可能性は余
り大きくないが、変換情報語群Ｂ＋、Ｂ−の大部分の組
が逆極性であるので、ＤＳＶを制御することができる可
能性が増加し、したがって、低域成分を抑制することが
できる。なお、上記実施例では（２，９；８，１７）Ｒ
ＬＬ符号を例にして説明したが、代りに例えば（１，
７；８，１３）ＲＬＬ符号のような他の符号則を用いて
もよい。この場合には、冗長ビットが１（＝ｄ）ビット
であり、また最終的に変換されるビット列が１３ビット
であるので、テーブル「０」、「１」の変換情報語は１
２ビットとなる。
（ＣＤＳ＝３、５、７、９）が割り当てられた変換情報
語群Ｂ＋またはＣＤＳが比較的小さい変換情報語（ＣＤ
Ｓ＝１、−１、−３、−５、ー７）が割り当てられた変
換情報語群Ｂ−により変換された場合には、冗長ビット
によりＤＳＶの増減を制御することができる可能性は余
り大きくないが、変換情報語群Ｂ＋、Ｂ−の大部分の組
が逆極性であるので、ＤＳＶを制御することができる可
能性が増加し、したがって、低域成分を抑制することが
できる。なお、上記実施例では（２，９；８，１７）Ｒ
ＬＬ符号を例にして説明したが、代りに例えば（１，
７；８，１３）ＲＬＬ符号のような他の符号則を用いて
もよい。この場合には、冗長ビットが１（＝ｄ）ビット
であり、また最終的に変換されるビット列が１３ビット
であるので、テーブル「０」、「１」の変換情報語は１
２ビットとなる。
【００２８】図１２は横軸（０〜１００ｋＨｚ）におけ
るＥＦＭ方式と上記実施例の（２，９；８，１７）ＲＬ
Ｌ符号に依る周波数スペクトラムを示し、図から明らか
なように（２，９；８，１７）ＲＬＬ符号の方がＥＦＭ
方式より低域成分を抑制することができる。また、冗長
ビットが２ビットであるので、回路構成を小さくするこ
とができるという効果を有する。
るＥＦＭ方式と上記実施例の（２，９；８，１７）ＲＬ
Ｌ符号に依る周波数スペクトラムを示し、図から明らか
なように（２，９；８，１７）ＲＬＬ符号の方がＥＦＭ
方式より低域成分を抑制することができる。また、冗長
ビットが２ビットであるので、回路構成を小さくするこ
とができるという効果を有する。
【００２９】
【発明の効果】以上説明したように本発明によれば、｜
ＣＤＳ｜が比較的小さくかつ変換情報語の前後の「０」
の連続が所定の範囲であるｎ−ｄビットの変換情報語に
変換された場合には、ＤＳＶの変動が少なくなり、ま
た、変換情報語の前の冗長ビットにより極性を反転する
か否かを選択する可能性が大きくなるので、結果として
ＤＳＶの増減を制御することができる可能性が増加し、
したがって、低域成分を抑制することができる。また、
ＣＤＳが比較的大きい変換情報語またはＣＤＳが比較的
小さい変換情報語により変換された場合には、冗長ビッ
トによりＤＳＶの増減を制御することができる可能性は
余り大きくないが、大部分の組が逆極性であるので、Ｄ
ＳＶを制御することができる可能性が増加し、したがっ
て、低域成分を抑制することができる。また、冗長ビッ
ト数を（ｄ，ｋ；ｍ，ｎ）ＲＬＬ符号のｄ個としたの
で、より多くの種類のコードから選択して変換情報語と
して割り当てることができ、ＥＦＭ方式の記録密度比Ｄ
Ｒを維持することができるとともに低域成分を抑制する
ことができる。
ＣＤＳ｜が比較的小さくかつ変換情報語の前後の「０」
の連続が所定の範囲であるｎ−ｄビットの変換情報語に
変換された場合には、ＤＳＶの変動が少なくなり、ま
た、変換情報語の前の冗長ビットにより極性を反転する
か否かを選択する可能性が大きくなるので、結果として
ＤＳＶの増減を制御することができる可能性が増加し、
したがって、低域成分を抑制することができる。また、
ＣＤＳが比較的大きい変換情報語またはＣＤＳが比較的
小さい変換情報語により変換された場合には、冗長ビッ
トによりＤＳＶの増減を制御することができる可能性は
余り大きくないが、大部分の組が逆極性であるので、Ｄ
ＳＶを制御することができる可能性が増加し、したがっ
て、低域成分を抑制することができる。また、冗長ビッ
ト数を（ｄ，ｋ；ｍ，ｎ）ＲＬＬ符号のｄ個としたの
で、より多くの種類のコードから選択して変換情報語と
して割り当てることができ、ＥＦＭ方式の記録密度比Ｄ
Ｒを維持することができるとともに低域成分を抑制する
ことができる。
【図１】本発明に係るデジタル変調装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】冗長ビットとその前後の変換情報語のビット関
係を示す説明図である。
係を示す説明図である。
【図３】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図４】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図５】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図６】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図７】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図８】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図９】図１に示されたＲＯＭに記憶された変換テーブ
ルを示す説明図である。
ルを示す説明図である。
【図１０】図１に示されたＲＯＭに記憶された変換テー
ブルを示す説明図である。
ブルを示す説明図である。
【図１１】図１に示されたＲＯＭに記憶された変換テー
ブルを示す説明図である。
ブルを示す説明図である。
【図１２】ＥＦＭ方式と本実施例の（２，９；８，１
７）ＲＬＬ符号に依る低域成分の周波数スペクトラムを
示す説明図である。
７）ＲＬＬ符号に依る低域成分の周波数スペクトラムを
示す説明図である。
２、６ シフトレジスタ ３ａ、３ｂ ＲＯＭ（変換テーブル） ４ａ、４ｂ、４ｃ 冗長ビット列発生器 ５、１０、１２、１８ セレクタ ７ ＮＲＺＩ変調器 ９ａ、９ｂ 極性判定器 １１ａ、１１ｂ 後部ラン長計測器 １３、１９、２１ レジスタ １４ａ、１４ｂ 前部ラン長計測器 １５ａ、１５ｂ ラン長規則判定器 １６ ＤＳＶ算出器 １７ ＤＳＶ比較器 ２２、２３ デコーダ
Claims (1)
- 【請求項１】 ｍビットの入力情報語をビット系列中の
「１」と「１」の間に存在する「０」の個数が少なくと
もｄ個であり、多くともｋ個であるｎビットのビット列
に変換し、このビット列をＮＲＺＩ変調するデジタル変
調装置において、 ｜ＣＤＳ｜が比較的小さくかつ変換情報語の前後の
「０」の連続が所定の範囲であるｎ−ｄビットの第１の
変換情報語群と、ＣＤＳが比較的大きいｎ−ｄビットの
第２の変換情報語群を有する第１のテーブルと、 前記第１のテーブルの第１の変換情報語に対応する同一
のｎ−ｄビットの変換情報語群と、前記第１のテーブル
の第２の変換情報語よりＣＤＳが比較的小さく、かつ逆
極性のｎ−ｄビットの変換情報語群を有する第２のテー
ブルと、 前記第１および第２のテーブルにより変換された２つの
変換情報語の間にそれぞれｄビットの冗長ビットを付加
してｎビットの複数のビット列を生成する冗長ビット付
加手段と、 前記複数のビット列のＮＲＺＩ変調後のＤＳＶを算出
し、このＤＳＶが最も「０」に近いビット列を選択する
選択手段と、 前記選択手段により選択されたビット列をＮＲＺＩ変調
する手段とを有することを特徴とするデジタル変調装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123395A JP3013651B2 (ja) | 1993-04-27 | 1993-04-27 | デジタル変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123395A JP3013651B2 (ja) | 1993-04-27 | 1993-04-27 | デジタル変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311042A true JPH06311042A (ja) | 1994-11-04 |
| JP3013651B2 JP3013651B2 (ja) | 2000-02-28 |
Family
ID=14859508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123395A Expired - Fee Related JP3013651B2 (ja) | 1993-04-27 | 1993-04-27 | デジタル変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013651B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996002054A1 (fr) * | 1994-07-08 | 1996-01-25 | Sony Corporation | Procede de modulation de signaux, modulateur de signaux, procede de demodulation de signaux et demodulateur de signaux |
| US5739779A (en) * | 1995-08-23 | 1998-04-14 | Sanyo Electric Co., Ltd. | Encoding circuit and decoding circuit |
| EP0932258A1 (en) * | 1996-10-13 | 1999-07-28 | SANYO ELECTRIC Co., Ltd. | Method and circuit for digital modulation and method and circuit for digital demodulation |
| US6079041A (en) * | 1995-08-04 | 2000-06-20 | Sanyo Electric Co., Ltd. | Digital modulation circuit and digital demodulation circuit |
-
1993
- 1993-04-27 JP JP5123395A patent/JP3013651B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996002054A1 (fr) * | 1994-07-08 | 1996-01-25 | Sony Corporation | Procede de modulation de signaux, modulateur de signaux, procede de demodulation de signaux et demodulateur de signaux |
| US5818367A (en) * | 1994-07-08 | 1998-10-06 | Sony Corporation | Signal modulating method, signal modulating apparatus, signal demodulating method and signal demodulating apparatus |
| AU701638B2 (en) * | 1994-07-08 | 1999-02-04 | Sony Corporation | Signal modulation method, signal modulator, signal demodulation method and signal demodulator |
| AU718089B2 (en) * | 1994-07-08 | 2000-04-06 | Sony Corporation | Signal modulating method, signal modulating apparatus, signal demodulating method and signal demodulating apparatus |
| US6079041A (en) * | 1995-08-04 | 2000-06-20 | Sanyo Electric Co., Ltd. | Digital modulation circuit and digital demodulation circuit |
| US5739779A (en) * | 1995-08-23 | 1998-04-14 | Sanyo Electric Co., Ltd. | Encoding circuit and decoding circuit |
| EP0932258A1 (en) * | 1996-10-13 | 1999-07-28 | SANYO ELECTRIC Co., Ltd. | Method and circuit for digital modulation and method and circuit for digital demodulation |
| EP0932258A4 (en) * | 1996-10-13 | 1999-12-08 | Sanyo Electric Co | DIGITAL MODULATION METHOD AND CIRCUIT AND DIGITAL DEMODULATION METHOD AND CIRCUIT |
| US6654425B1 (en) | 1996-10-13 | 2003-11-25 | Sanyo Electric Co., Ltd. | Method and circuit for digital modulation and method and circuit for digital demodulation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013651B2 (ja) | 2000-02-28 |
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