WO2001091306A1

WO2001091306A1 - Codeur pour transmission d'une image numerique

Info

Publication number: WO2001091306A1
Application number: PCT/JP2001/000446
Authority: WO
Inventors: Jun-Ichi Okamura; Tatsuo Tsujita
Original assignee: Thine Electronics, Inc.
Priority date: 2000-05-24
Filing date: 2001-01-24
Publication date: 2001-11-29
Also published as: CN1441997A; US7095895B2; TW515084B; CN1272910C; JP2001339719A; US20030184454A1

Description

ディジタル画像伝送用符号化器

技術分野明

この発明は、ディジタル画像信号を高速伝送するための符号化回路に細

関するものである。

背景技術

ディジタル画像信号の高速伝送方式の 1つとして、 DVI(Digital Vi sual Interface)の規格がある（以下、この規格を、「DV I規格」、この規格書を「DV I規格書」という。）。 DV I規格書は、 http:/ / www. ddwg. org/ downloads, htmlより入手 9-ること力 Sでさ ·©。本発明において扱う符号化方式は、 DV I規格書 Rev.1.0の 28 · 29 ページで定められている（以下、この符号化方式を、「DV I符号化方式」という。）。この DV I符号化方式の基となる回路に関しては、 U S P第 6026124号の中に記載されている。

第 1図に、 DV Iの符号化方式のフローチャートを示す。

DV Iの伝送方式は、送信側では画像データの RGB (Red, Green, B lue)各 8ビットの入力信号をそれぞれ 10ビットに符号化し、その並列 10ビットのデータを直列化（シリアル化）し、それらにクロックを加えた 4つの差動ペア信号を伝送する方式である。

DV Iの符号化方式は、 8ビッ卜の入力信号を 10ビットに符号化することで信号の隣り合うビット間での遷移の確率を最小化し、それと共に "H" レベル（以後、 "1" と記述する場合もある。 ) と "L" レべル（以後、 "0" と記述する場合もある。）のバランスをとつている。隣り合うビット間での遷移の確率を最小化することは、並列 10ビットのデ—夕をシリァル化して伝送する際にデー夕が切り替わる回数が少なくなり、余分な電磁波の放出を低減させることに効果がある。 "H" レベルと "L" レベルのバランスをとることは、差動ペアで送られる信号の、ペア間の直流的な偏りがなくなるようにしている。

具体的には、単位時間中に 8ビットの画像データ信号である D[0:7] 1キャラクタ分を入力とし、 10ビットのデータ q— out[0:9]を IT. M. D. S.キャラクタ分出力する。 T. M. D. S. (Transition Minimized Differential Signaling)とは、 DVI規格の基となっている符号化方式であり、 T. M. D. S.キャラクタとは符号化された 10ピット分のデ一夕を意味する。

この符号化は信号 DEが、 "H" レベルの時になされる。

Cnt(t)は、連続する複数 T. M. D. S.キャラクタ内で "1" の個数と "0" の個数のバランスを保っために、時間 tにおいて内部レジス夕に保持される値であり、 "1" の個数から "0" の個数を減じた値と時間（t一 1)における内部レジスタの値 Cnt (t— 1)との和である。例えば、時間 tにおいて信号が「101 1000001」であるとき、 "1" の数である 4から、 "0" の数である 6を減じた「一 2」を時間（t一 1) における内部レジス夕の値 Cnt (t— 1 )に加えた値がその値となる。

なお、同図において、 Ν^χ}とは、多ビットの変数 Xの中に "1" がいくつ含まれているかを返す式を示す。同様に、 N。{x}は、多ビット変数 Xの中に "0" がいくつ含まれているかを返すものである。また、 q — m[]は、 8ビットの入力信号 D[0:7]の隣り合うビット間の遷移数が少なくなるような処理を加えた結果である。隣り合うビット間の遷移数とは、例えば、「 100 10010」という 8ビットの入力信号の隣り合うビット間の遷移数を数えてみることにする。入力信号を左から右に順に見ていくと、 "1" から "0" へ、または "0" から "1" へと値が遷移している部分が 5ケ所あるため、隣り合うビット間の遷移数は 5である。そして q — out[0:9]は、さらに DCバランスを取るための処理を加えた 10ビットの符号化された出力信号を示す。第 1図の S 101に示すように、前記規格書によると、信号の遷移の確率を最小化するために、 8ピットの入力信号の "H" レベルのビットの数を数えて、「 "H" レベルのビットの数が 4個よりも多い場合、又は 0番目のビットが "L" レベルであり、かつ "H" レベルのビットの数が 4個である場合」と、そうでない場合とを判別する必要がある。 "H" レベルのビットの数が少ない場合には同図の S 102に示すように XORを用いた符号化により隣り合うビット間の遷移の数を減らすことができる。また、 "H" レベルのビットの数が多い場合には同図の S 103に示すように XNORを用いた符号化により隣り合うビット間の遷移の数を減らすことができる。この規格書の同図 S 101を実現する回路は第 2図の回路図に示すように、ビットスライスァダ一 2と、条件判別回路 3を組み合わせて実現することができる。しかし、この回路は最終結果が求まるまでに通らなければならないゲートの段数が多いために、時間がかかってしまう。例えば、通常の CMOS方式の論理回路では、全加算器 FA(6〜： 10)の場合、桁上げ信号 Cを求めるためにゲートを 2段、和信号 Sを求めるためにゲ一卜を 3段通る必要があり、半加算器 HA(4、 5)の場合、桁上げ信号 Cを求めるためにゲートを 2段、和信号 Sを求めるためにゲートを 2段通る必要があるため、条件判別回路 3 にたどりつくまでに最大 10段ゲートを通らなければならない。最終的な結果を得るためには条件判別回路 3で更に数段ゲートを通る必要がある。また、第 1図の S 102、 S 103に示すように、 DV I規格によると、入力ビットの 0ビット目と 1ビット目との XORもしくは XNOR を取り、それ以降、その計算結果と隣のビットとの XORもしくは XN ORを取っていくという処理を行うことにより、遷移の数が少なくなるようにする。この回路は DV I規格書通りの解釈をすると、第 3図に示すような回路になる。 11 a〜 1 1 gの XNORと、 12 a〜12 gの XORが並列になっていて、後段のセレクタ 13でどちらかの結果を選ぶようになっている。この回路も最後のビットが決まるまでに通るゲ一トの段数が多いことが欠点になっている。次に、 DV I規格によると、第 1図の S 106及び S 107に示す部分で、出力コードの DC的なバランスを取るための判断を行う。具体的には、時間（t— 1)における内部レジスタの値 Cnt (t— 1)が正か負か零かという判断と、隣り合うビット間の遷移数を少なくする処理をした後の 8ビットの信号 q_m[0:7]について " H" レベルのビットの個数と、 "L" レべルのビットの個数をそれぞれ数え、 "H" レベルの方が多いか、 "L" レベルの方が多いか、あるいは "H" レベルのビットの個数と "L" レベルのピットの個数が等しいかの判断とを行う。その結果を受けて第 1 図の S 1 10〜S 1 1 3のように、 DCバランスが取れるように出力するデータ q—out[0: 9]の値を決めると共に内部のレジスタの更新を行う。これを実現する回路と近い動作をする回路が、 US P第 60261 24号の F I G. 7 Bに示されている。これを基にした回路の動作を説明するための簡略化したブロック図を第 4図に示す。まず、隣り合うビット間の遷移数が少なくなるように符号化された信号 q一 m[0: 7]を、 2ビットづつに分ける。それぞれのビットの組についてビットの値が " 1 1 " か " 00 " かを " 1 1" · "00"検出回路 14 a— dで評価する。もしそれら 2ビットの組の値が "01 " もしくは " 10" であれば、その 2ビット内ではすでに DCバランスが取れているために無視する。その結果を受けて、 1 5および 1 6のカウンタで "1 1" と "0 0" の数をそれぞれ数える。 2つのカウン夕の値の差を 17 a, 17 b で計算して、その結果と内部レジスタの値と q— m[8]の値とを条件判定回路 18で評価する。評価結果を基にして、カウンタ 17 aと 17 b のどちらかの値をセレクタ 1 9で選び、その値と条件判定回路 18の出力と 4ビットレジス夕 21の値との和を 4ビット加算器 20で求め、 4 ビットレジスタ 21の値を更新すると共に、最終的な符号化結果を反転するかどうかの信号 q_ _out[9]を出力する。この回路には、前記遷移の数を少なくする回路の出力を受けて動作するために、最終的な結果が求まるまでの時間が遅いという欠点がある。本発明は、 D V I符号化方式における上記の欠点を克服し、少ないハ一ドウエア量で高速に、かつ低消費電力に行うための回路を提供することを目的とする。発明の開示前記の課題を解決するために、請求の範囲 1記載の発明は、

8ビッ卜の入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cパランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記レベル数比較回路は、前記入力信号のうち 7ビットの入力を受けて、前記 7ビットの入力信号のうち前記第一の状態の数が 4ビット以上である時と、前記第一の状態の数が 3ビット以下である時とで出力の状態を切り替えることを特徴とする半導体集積回路である。ここにおいて、第一の状態とは、 "H" レベル、 " L " レベルのいずれかを差し、第二の状態とは、 "H" レベル、 " L " レベルのうち、第一の状態でない方を差す。

従来の回路では、 8ビットの入力信号を受けて条件を判断し、出力の状態を切り替えるのに対して、本発明の方式では 7ビットで同等の機能を実現できるために、回路面積 ·消費電力の点で従来の方法に比べて有利にすることが可能である。請求の範囲 2記載の発明は、

8ビッ卜の入力信号を受けて当該入力信号の各ビッ卜の状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うピッ卜間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は、前記レベル数比較回路の出力を受けて 8ビットの出力のうちの 4ビットを反転させるビット反転回路を具備することを特徴とする半導体集積回路である。また、請求の範囲 3記載の発明は、前記遷移数低減回路が、前記レベル数比較回路の出力を受けて 8ビットの出力のうちの 4ビットを反転させるビット反転回路を具備することを特徴とする請求の範囲 1記載の半導体集積回路である隣り合うビット間の遷移の数を低減する遷移数低減回路の出力は、レベル数比較回路の出力をもとに 4ビット分反転させることができる。これにより、従来の回路と等価の機能を持つ回路をおよそ半分の回路規模で実現できるために、回路面積 ·消費電力の点で従来の方法に比べて有利にすることが可能である。請求の範囲 4記載の発明は、

8ビッ卜の入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記 D Cバランス回路は、前記符号化回路の出力の前記第一の状態と前記第二の状態の数の差の半分の履歴を 4ビット分記憶するためのレジス夕と、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路と、前記レベル数比較回路、前記レジスタ、及び前記レベル数差計算回路の出力を受けて前記レベル数差計算回路の出力を反転させるための信号をつくる条件判定回路と、当該条件判定回路の出力を受けて前記レベル数差計算回路の出力を反転させるビット反転回路と、前記レベル数比較回路と前記レジス夕と前記ビット反転回路の出力の和を計算し前記レジスタへ出力する加算回路を具備することを特徴とする半導体集積回路である。また、請求の範囲 5記載の発明は、

前記 D Cバランス回路は、前記符号化回路の出力の前記第一の状態と前記第二の状態の数の差の半分の履歴を 4ビット分記憶するためのレジス夕と、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路と、前記レベル数比較回路、前記レジスタ、及び前記レベル数差計算回路の出力を受けて前記レベル数差計算回路の出力を反転させるための信号をつくる条件判定回路と、当該条件判定回路の出力を受けて前記レベル数差計算回路の出力を反転させるビット反転回路と、前記レベル数比較回路と前記レジス夕と前記ビット反転回路の出力の和を計算し前記レジスタへ出力する加算回路を具備することを特徴とする請求の範囲 1乃至請求の範囲 3のいずれか記載の半導体集積回路である。条件判定回路は、従来の方式によると加算回路に与える値を決めるために 2つの判断を行う必要があった。しかし、本発明の方式によると、条件判定回路はビット反転回路を反転させるかさせないかという 1つの条件のみ判断すれば加算回路に与える値が求まる。また、レベル数差計算回路は、従来の方式によると、第一の状態と第二の状態の差と、第二の状態と第一の状態の差とを求めるための 2つの引き算回路を必要とするが、本発明によると、ビット反転回路を用いることで、第一の状態と第二の状態の差の半分を求めるための引き算回路 1つのみでよくなる。よって条件判定回路およびレベル数差計算回路は従来の方式に比べ少ない回路規模で実現できるため、回路面積 ·消費電力の点で従来の方式に比べて有利にすることが可能である。請求の範囲 6記載の発明は、

8ビッ卜の入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビッ卜の出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記 D Cバランス回路は、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路を具備していて、前記レベル数差計算回路の入力は、前記遷移数低減回路の出力に加え、前記遷移数低減回路の入力信号 8ビットのうちの 4 ビット分であることを特徴とする半導体集積回路である。また、請求の範囲 7記載の発明は、

前記レベル数差計算回路の入力が、前記遷移数低減回路の出力に加え、前記遷移数低減回路の入力信号 8ビットのうちの 4ビッ卜分であることを特徴とする請求の範囲 1乃至請求の範囲 5のいずれか記載の半導体集積回路である。従来の方式によると、レベル数差計算回路は遷移数低減回路の出力のみを受けて計算を行うために、信号のパターンによっては遷移数低減回路の計算結果が求まってからレベル数差計算回路の計算をはじめるため計算結果が求まるまでに時間がかかる。しかし、本発明の方式によると、遷移数低減回路の入力 8ビットのうちの 4ビットを用いて、遷移数低減回路の出力結果が求まる前にあらかじめ最も時間がかかるパスの計算を途中まで終了させておくことにより、従来の方式よりも短い遅延時間で計算結果を求めることができる。請求の範囲 8記載の発明は、

8ビッ卜の入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は前記 8ビットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路と、前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路と前記第二の回路の出力を切り替えるセレクタとを具備していて、前記第一の回路または前記第二の回路または前記第一の回路と前記第二の回路との両方は、並列処理を行い、直列に接続される X O Rゲート又は X N O Rゲートの段数を減少させたことを特徴とする半導体集積回路である。また、請求の範囲 9記載の発明は、

8ビットの入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビッ卜間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は前記 8ビッ卜の入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路と、前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路と前記第二の回路の出力を切り替えるセレクタとを具備していて、前記第一の回路または前記第二の回路または前記第一の回路と前記第二の回路との両方は、並列処理を行い、直列に接続される X O Rゲート又は X N O Rゲートの段数を減少させたことを特徴とする請求の範囲 1及び請求の範囲 4乃至請求の範囲 7のいずれか記載の半導体集積回路である。また、請求の範囲 1 0記載の発明は、

前記遷移数低減回路は前記 8ピットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路または前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路または前記第二の回路の出力 8ビットのうち 4ビット分を反転させるビット反転回路を具備していて、前記第一の回路または前記第二の回路または前記第一の回路は、並列処理を行い、直列に接続される X O Rゲ —ト又は X N O Rゲートの段数を減少させたことを特徴とする半導体集積回路である。また、請求の範囲 1 1記載の発明は、

8ビットの入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は前記 8ビットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路または前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路または前記第二の回路の出力 8ビットのうち 4ビット分を反転させるビット反転回路を具備していて、前記第一の回路または前記第二の回路または前記第一の回路は、並列処理を行い、直列に接続される X O Rゲ ―ト又は X N O Rゲートの段数を減少させたことを特徴とする請求の範囲 1乃至請求の範囲 7のいずれか記載の半導体集積回路である。さらに、請求の範囲 1 2記載の発明は、前記第一の回路又は前記第二の回路の、直列に接続される XORゲート又は XNORゲートの段数が最大 3段であることを特徴とする、請求の範囲 8乃至請求の範囲 1 1のいずれか記載の半導体集積回路である。従来は、 XORゲート又は XN ORゲートを 7段通らないと結果が求まらなかったものが、並列処理を行うことで段数を減少することができるようになる。これにより、短い遅延時間で出力を求めることができる。図面の簡単な説明第 1図は、 DV I (Digital Visual Interface)の規格書 29ページに基づく符号化の流れ図である。

第 2図は、従来技術による DV I規格符号化器のレベル数比較回路である。

第 3図は、従来技術による DV I規格遷移数低減回路である。

第 4図は、従来技術による DV I規格 DCバランス回路である。

第 5図は、本発明による DV I規格符号化回路の実施形態を示すプロック図である。

第 6図は、本発明による DV I規格遷移数低減回路の実施形態を示す回路図である。

第 7図は、本発明による DV I規格遷移数低減回路の実施形態を示す回路図である。

第 8図は、本発明による DV I規格 DCバランス回路内のレベル数差計算回路の実施形態を示すブロック図である。第 9図は、本発明による DV I規格符号化器全体の流れ図である。第 10図は、本発明による DV I規格符号化器のレベル数比較回路の実施形態を示す回路図である。

第 1 1図は、本発明による DV I規格遷移数低減回路の実施形態を示す回路図である。

第 12図は、本発明による DV I規格 DCバランス回路内のレベル数差計算回路の実施形態を示す回路図である。

第 1 3図は、本発明による DV I規格のカウンタ更新部の実施形態を示す回路図である。

第 14図は、本発明による単純化された DV I規格符合化器全体の流れ図である。符号の説明

22 レベル数比較回路

23 遷移数低減回路

24 DCバランス回路

25 出力反転回路

26 ビッ卜反転回路

27 レベル数差計算回路

28 条件判定回路

29 ビット反転回路

30 加算回路

31 4ビッ卜レジスタ発明を実施するための最良の形態まず、詳しいアルゴリズムについてはフローチャートで、次に回路に実装する上での工夫についてはその後に詳しく説明を行う。

[フ口一チヤ一ト]

本発明は、第 1図に示す DV Iの符号化方式のフローチャートと論理的に等価なフローが、第 9図に示すようなフローチャートで現しうることを見いだし、かつ、第 9図のフローチャートに基づいて回路構成を為した場合に、第 1図の DV Iの符号化方式をそのまま回路化した場合と比べて効率がよく、少ないハードウェア資源で高速かつ低消費電力の回路が実現できることに着目したものである。単純に比較して、第 9図に示すフローチャートの方が、第 1図に示すフローチヤ一卜に比べ、共通化できる部分はできるだけ共通化することで分岐した際に行われる処理が少なくなつており、少ないハードウエア資源で実現できることがわかる。まず、第 1図の S 101〜S 103は、第 9図の S 90 1〜S 904 に置き換えることが可能である。

[S 901の説明] S 90 1は、第 1図の S 10 1と、 S 1 02 - S 1 03の q— m[8] の値を代入する部分を合わせた処理を行う部分である。 S 101で行う条件判断を S 901に示すような条件にすることで、より効率化することができる。

すなわち、 DV I規格の通りだと

N₁{D[0:7]}>4 or (N_x{D[0： 7] } = = 1 and D[0] = = 0) という判別条件を用いるが、本発明の S 901では全く等価な

N_X{D[1:7]}>=4

という条件を用いている。

[S 902〜S 904の説明]

S 902は、 S 1 02と同様の計算式で、 q_m[0:7]を求める（ただし、具体的な回路化においてはさらに効率化をおこなうが、それについては後述する）。また、 S 902は S 102ではなく S 103と同様の計算式を用いるように変更することも可能である。

次に S 902〜S 904を合わせた部分を説明する。

第 1図の通りに回路を実現すると、 8ビット分の XORを用いたェンコーダ（S 102) と、 8ビット分の XNORを用いたエンコーダ（S 103) と、それら 2つのエンコーダのうちの 1つの結果を選択する 8 ビットのセレクタ（S 101) から構成される。

しかし、これは 8ビット分の XORを用いたエンコーダと、 4ビット分の反転回路のみで構成することが可能である。なぜならば

8ビット分の XORを用いたエンコーダの結果 +4ビット反転 = 8ビット分の XNORを用いたエンコーダの結果となるからである。具体的には、

0^{0[7:1]}>=4)の時

q_m[0] = D[0]

q_m[l] = q_m[O]0D[l]

q_m[2] = q_m[l]®D[2] q— m[7] = q_m[6]㊉ D[7〗

q_m[8] = 0

書き下すと

q一 m[0] = D[0]

q_m[l] = D[l]eD[0]

q_m[2] = D[2]0D[l]®D[O]

q_mr31 = D[3]㊉ D[2]®D[1]㊉ D[0]

q_m[4] = D[4]㊉ D[3] © D[2] ©D[1]S D[0] (1) q— m[5] = D[5]㊉ D[4]㊉ D[3] ® D[2]㊉ D[1]©D[0]

q_m[6] = D[6] 0D[5]0 D[4] Θ D[3] θ D[2] Θ D[1]0D[O]

q_m[7] = D[7]㊉ D[6] ® D[5]㊉ D[4]㊉ D[3] ® D[2] © D[1]©D[0] q_m[8] = 0

となる。ここで、偶数回の XNORに対して A㊉ B㊉ C = A®B®C

の関係が成り立つことを利用すると式（1) は

q_m[0] = D[0]

q_m[l] = D[l]©D[0]

q_m『2] = D[2]®D[ll㊉ D[0]

q_m[3] = ϋ[3]Θ D[2] Θ D[l] Θ D[0]

q_m[4] = D[4] ® D[3]㊉ D[2]㊉ D [ ® D[0] ( 2 ) q_m[5] = D[5] © D[4]㊉ D[3] ® D[2]㊉ D[l]㊉ D[0]

q_m[6] = D[6]© D[5] θ D[4] Θ D[3]④ D[2]㊉ D[l] ® D[0] q_m[7] = D[7] ® D[6]㊉ D[5— ]㊉ D[4] ® D[3] Θ D[2] ® D[l] ® D[0] q_m[8] = 0

と変形できる。一方（^^{0[7:1]}<4)の時には、

q_m[0] = D[0]

q_m[l] = q_m[0]®D [

q_m[2] = q_m[l]©D[2] q_m[7] = q_m[6]©D[7]

q_m[8] = l

書き下すと

q_m[0] = D[0]

q_m[l] = D[l]©D[0]

q_m[2] = D[2]®D[l]0D[O] q一 m[3] = D[3]㊉ D[2]㊉ D[l]㊉ D[0]

q_m[4] = D[4]㊉ D[3] Θ D[2] © D[l] ® D[0] ( 3 ) q_m[5] = D[5]e D[4]㊉ D[3]㊉ D[2] θϋ[1]θ D[0]

q_m[6] = D[6] 0 D[5]㊉ D[4] ® D[3] Θ D[2] Θ D[l] © D[0]

q_m[7] = D[7]㊉ D[6]㊉ D[5]㊉ D[4]㊉ D[3] ® D[2]㊉ D[l]㊉ D[0] q_m[8] = l

となる。式（2)と（3)を比較すると、その差は q一 m[8]を除いて、奇数番の添え字のビッ卜 4ビット分が反転しているだけである。

よって、第 1図における S 101の場合分けと S 103の計算を行うことなく、 S 102において行われている X〇Rの計算のみを行って、 q— m[Q:8]を求めた上で、第 9図における S 903、 S 904の計算を行えば足りることが分かる以上のように、本発明においては、従来技術である第 1図の S 101 〜S 103が、第 9図における S 901〜S 904のように置換されている。

[S 905、 S 906の説明]

第 9図の S 905、 S 906は、第 1図の S 104、 S 105と同じである。

[S 907〜S 914の説明] 第 9図の S 9 0 7〜S 9 1 4は、第 1図の S 1 0 6〜S 1 1 2に対応する。

S 1 1 0〜S 1 1 3によると、カウン夕の値の更新には

Cnt(t) = Cnt(t -1) + N_t - N。- 2(~ q_m[8])

Cnt(t) = Cnt(t -l) + N₀-N + 2- q_m[8]

Cnt(t) = Cnt(t-l) + N₁-N₀

01 り=01 -1)- +

の 4つの式を条件に応じて使い分ける必要がある。ここで、 N iNi {q— m[0:7]}を、！^^は！^^ —！！！！^：ァ：^を表すこととする。ただし、 q— m[8]は 0か 1なので、

Cnt(t) = Cnt(t - 1) + - N₀ - 2

Cnt(t) = Cnt(t - 1) + N₀ - + 2

Cnt(t) = Cnt(t-l) + N₁-N₀

01 り=01 -1)-1^ + ^1。

となる。ここで、 2進数での nビットの引き算が補数を用いた演算で — A=~ A +1

と表すことができることと、 N。との差は必ず偶数になるために式全体を 2で割ることができることとを利用し、 Cnt/ 2を h Cntと置き直すと以下の式になる。

hCnt(t) = hCnt(t - 1)+ ~ W

hCnt(t) = hCnt(t - 1) + N₀N, + 1

hCnt(t) = Cnt(t-l)+ ~ N₀N₁ + 1

hCnt(t) = hCntCt -1) + NQNJ ここで、 N。N =(N。一 N Z2とする。よって、カウンタ値 hCntの計算は、全反転 · 1ビット加算 '全加算の 3つの演算で実現することができる。

次に、 S 1 1 0〜S 1 1 3の各条件の計算を詳しくみていく。 S 1 1 0では、

hCnt(t) = hCnt(t-l) - ^ - (~ q_m[8])

= hCnt(t-l)+ ~ +1 - (~ q_m[8])

という計算を行うが、最後の 1一（〜q— _m[8])という項は、 q_m[8]が 0の時には 0、 1の時には 1になるため、 q一 m[8]と置き換える事が可能で、

hCnt(t) = hCnt(t-l)+ ~ N₀N_X + q_m[8]

と表すことができる。次に、 S 1 1 1は、

hCnt(t) = hCnt(t -1) + + q_m[8]

となる。次に、 S 1 1 2については、

hCnt(t) = hCnt(t - 1) +

となる。 S 1 1 2の条件が実行されるのは、 S 1 0 9を見るとわかるように、 q— m[8]が 0の時である。このため、 hCn tの計算式を hCnt(t) = hCnt(t -1) + Ν_ΰ^₁ + q_m[8]

と書いてしまっても構わない。次に、 S 1 1 3については、

hCnt(t) = hCnt(t - 1)+ ~ Ν₀Ν_Χ + 1

と表すことができるが、 S 1 1 2の場合と同様に考えると、 q— m[8] が 1の時にしかこの計算は実行されないため、

hCnt(t) = hCnt(t -1)+ ~ N₀N_X + q_m[8] と書くことができる。これらの式変形を行うことで、 31 1 0と31 1 3、 S 1 1 1と S 1 12は全く同じ式で計算できるようになり、計算式は次のように 2つの式に単純化される。

ここで、 S 1 10 · S 1 1 3が実行される時は N。Niを反転し、 S 1 1 1 · S 1 12が実行される時には N。N を反転しない。第 9図においては、 S 907で NoNiを計算し、 S 908で N。Niを反転するかしないかを判別し、その結果に応じて S 909では N。Niを反転しないで、 S 910では N。Niを反転して S 91 1で hCntの値を計算している。次に、今説明しなかった S 909と S 91 0で使われている q— m

[9]という値について説明をする。この値は、最終的に、 S 913 · S 914で q_out[9]にそのまま代入する値であり、よって第 1図の S 1 10 - S 1 1 1 - S 108で用いられている q— out[9]と等価である。順に値を見てみると、 S 1 10では q— out[9]は 0である。次に、 S 1 1 1では q— out[9]は 1である。 S 108では q— out[9〕に〜 q— m[8] を代入している。 q— m[8]の値によって、 S 1 1 2を実行するか S 1 13を実行するか分かれるため、それぞれの場合について調べてみる。

S 1 12では、 q— m[8]が 0であるため、 q— out[9]は 1となる。 S 1 1 3では、 q— m[8]が 1であるため、 q— out[9]は 0となる。ということは、 Nol^の反転条件と同様、 S 1 10と S 1 13が、 S 1 1 1 と S 112がそれぞれ同じ q一 out[9]の値を用いるということがわかる。次に、第 9図の S 912〜S 914では、最終的に出力する値である a out[0:9]を決めている。 S 912で q__m[9]が 0か 1かを判別し、それに応じて S 91 3では q— m[0:9]をそのまま q— out[0:9]として出力し、 S 914では q_m[0:7]を反転して出力している。違いは q— m[0:7]を反転するかしないかである。これについても、第 1図の中では、 S 106 · S 107で条件分岐して S 108 - S 1 10 - S 1 1 1 の 3箇所で値を決めている。しかし、 q— m[9]の値を求める際と同様 S 108で代入している値は、結局 q— m[8]に依存しているため、 S 109で分岐した後の S 112 · S 1 13のどちらを実行するかで決まる。順に q—m[0: 7]を反転するかしないか調べていく。 S 110では q — m[0:7]を反転していない。 S 1 1 1では q— m[0:7]を反転している。 S 1 12では、 q— m[8]が 0であるために q— m[0:7]を反転する。 S 1 13では、 q— m[8]が 1であるために q_m[0:7〕を反転しない。つまり q— out[0:9]を決める時にも、 S 1 1 0と S 1 1 3、 S i l lと S 1 12はそれぞれ同じ処理を行ってもよいことがわかる。以上のように、本発明においては、従来技術である第 1図の S 106 〜S 113が、第 9図における S 907〜S 914のように置換されている。なお、第 9図は次に述べる第 5図のプロック図との対応を考慮した形になっているため冗長な部分があるが、アルゴリズムのみを考慮したフローチャートは、第 14図に示すように、より単純な形で表すことがでさる。

[回路] この第 9図のフローチャートを回路化したブロック図を第 5図に示す。以下、第 5図を用いて、本発明の符号化回路の流れを説明する。

まず、 8ビットの入力信号 D[0: 7]のうち、 2ビット目から 8ビット目までの 7ビット分の信号 D[l:7]がレベル数比較回路 22に加えられる。レベル数比較回路 22は、加えられた 7ビットのデータのうちの "H" の数を数えてその数が 4よりも大きいか小さいかを判断して出力を出す。その出力は遷移数低減回路 23および DCバランス回路 24に加えられるほか、 q— out[8]として出力される。それとは別に、 8ビットの入力信号 D[0: 7]は遷移数低減回路 23に加えられる。ここで符号化した結果と、レベル数比較回路 22の出力をもとに、隣り合うビット間の遷移数を低減した 8ビッ卜のデータが出力される。遷移低減回路 2 3の出力は、出力反転回路 25に加えられる。出力反転回路 25は、 D Cバランス回路 24の出力に依存して全てのビットをそのまま、もしくは反転するかして q— out[0:7]として出力する。また、遷移数低減回路 23の出力は、 DCバランス回路 24にも加えられる。 DCパランス回路 24は遷移数低減回路 23の出力および入力信号 D[0: 7]のうちの添え字が奇数番目のビットデータ D[l] · D[3] · D[5] · D[7]と、レべル数比較回路 22の出力とを受けて、現在のデータの DCバランスを計算し、内部レジスタに保持している過去に出力したデータの DCバランスと合わせてカウン夕の値を求め、その値を次の値としてレジス夕に保持すると共に、その時点で出力するデータを反転するか反転しないかという出力を出力反転回路 25に加える。また、 DCバランス回路 24は、 DE信号が "L" の時には 4ビットの内部レジス夕の値をクリアする。また、 DE信号が "L" レベルの時に、 Commaと呼ばれる同期を取るために挿入される特殊なデータを出力する必要があるが、本発明は DE 信号が "H" レベルの時の符号化回路の実現方法を問題としているため、 Commaを生成するための回路については省略する。以上のようにして、 DV I規格に従った符号化を行う。

第 9図のフローチャートと、第 5図のブロック図の対応は、以下の通りである。

S 901 ：第 5図 22

S 902 第 5図 23

S 903 S 904 第 5図 26

S 907 第 5図 27

S 908 第 5図 28

S 909 S 910 ：第 5図 29

S 91 1 ：第 5図 30、 31

S 912 S 914 ：第 5図 25 第 5図の各部の動作について、さらに詳しく説明を行う。まず、レベル数比較回路 22について説明する。第 9図のフローチヤ一トでは S 901の部分である。

レベル数比較回路 22は、入力信号中の "H" レベルのビットの数を数え、 4個以上あるかどうかを判断する回路である。 DV I規格書によると、

N₁{D[0:7]}>4 or (N₁{D[0:7]} = = 1 and D[0] = = 0) と規定されているため、 8ビットの入力データ D [7 ： 0] を評価して、 "H" の数が 4個よりも多い時と、 D [0] が "L" の時に "H" の数が 4個である時とを検出しなればならない。しかし、この条件は、 D [0]のビットを評価しなくても良いように変形でき、すなわち、

N₁{D[1:7]}>=4

と等価である。つまり、 D [1 ： 7] の 7ビットの入力信号のうち、 "H" のレベルのビット数が 4以上であるかを判断すればよい。この式を用いることにより、評価に必要なビット数が 1ビット少なくなる。また D [0] の値により場合分けしていたものが、場合分けしなくても良くなるため条件判断回路も必要無くなり、回路規模が小さく回路動作が高速になるという利点がある。

これを、具体的回路として構成したものを第 10図に示す。

前述のように、これは 7ビットのデ一夕中に "1" のビットの数が 4 個よりも多いか少ないかを判別する回路である。入力の 7ビットである D [7 ： 1] を D [6 ： 1] の 6ビットと D [7] の 1ビッ卜に分ける _c 6ビットの部分については、さらに 2ビットづつにわける。それを D [2 i - 1] , D[2i] (i=l, 2, 3)とする。ここで、

NNi = D[2i-l]-D[2i]

PP[i] = D[2i-l]-D[2i]

とすると、 2つのピットが " 00" の時に NN[i]は " 1 " に、 2つのビットが "1 1" の時に PP[i]が "1" になる。このため、 NN [ i] も P P [ i ] も " 0 " の場合には 2つのビットは " 01" か " 10 " かのどちらかになる。 NN [1] , NN [2] , NN [3] のうち "1" になっている個数はいくつかと、 PP [1] ， PP [2] , PP [3] のうち " 1 " になっている個数はいくつかと、 D [ 7] が " 0 " か "1" かで、 D [7 ： 1] の 7ビットの中に "1" が 4個以上ある条件を選び出すと、次のようになる。

D [7] NN[i] = = "l"の数 PP[i] = = "l"の数

0 0 1, 2, 3

0 1 2 (, 3)

1 0 0， 1， 2, 3

1 1 1, 2 (， 3)

表の（）内は、実際には起こり得ない条件であるが、条件式が単純になるために加えてある。

NN [ i ] == " 1 " となる個数が 0個であるかどうかの条件を NN 0とすると、

N 0 =丽[0] '丽 [1] . NN[2]

の式でチェックできる。 NN [ i ] == "1" となる個数が 1個であるかどうかの条件を NN 1とすると、

NN1 = ΓΝΝ[01.藤 [1] ·顧 [2]) + CNN[0] - NN111 ·丽[2])

+ (ΝΝ[0]·ΝΝ[1]·ΝΝ[2])

の式でチェックできる。 PP[i] = = "l"となる個数が 0個以外であるかどうかの条件を PP 0 とすると、

ΡΡ0_ = ΡΡ[0]·ΡΡ[1]·ΡΡ[2]

の式でチェックできる。 PP[i] = = "l"となる個数が 2個であるかどうかの条件を P P 2とすると、

PP2 = (PP[0] . PP[1] . PP[2]) + CPPfOl . PP[1] . PP[2])

+ (ΡΡ[0]·ΡΡ[1]·ΡΡ[2])

の式でチェックできる。これらの条件式を使用して， D [ 7 ： 1 ] の 7ビットのデ一タ中に " 1 " が 4個以上ある条件式を整理すると、

{(D[7] + PP0J . NN0 + {(ϋ[7] + ΡΡ2)' ΡΡΟ— · NNl}

と表すことができる。この式を用いると理想的にはゲート 5段の遅延で、求めることができる。しかし、バッファとして挿入しているインバー夕が 1 4個、トランジスタ数で 2 8個分あり、それらを加えて第 1 0図に示した回路ではトランジスタ数 1 3 0個、クリティカルパスの長さはゲート 8段分となっている。同様の回路は、フルァダーを用いたビットスライスァダ一によつて構成することも可能である。この場合、単純に計算してトランジスタ数で 1 1 2個、クリティカルパスの長さは理想的にはゲート 8段分になる。しかし、実際に集積回路として実現するためには途中にバッファ等を挿入する可能性があるため、本発明の回路を用いることで同等の回路規模で少ないゲート遅延の回路を実現できる。次に、第 5図の遷移数低減回路 2 3 (ビット反転部 2 6を含む）について説明する。第 9図のフローチャートでは S 9 0 2〜S 9 0 4の部分である。

遷移数低減回路 2 3は、 S 1 0 2を演算する回路を実現したものである。

すなわち、遷移数低減回路 2 3はレベル数比較回路 2 2の出力を q__ m[8]として、第 6図に示すように、 1 1 a〜： L 1 gの X N O Rをべ一スにした符号化をかけたあと、添え字が奇数のビットを反転させるビット反転回路 2 6 (第 9図の S 9 0 3、 S 9 0 4 ) を通すという形で実現できる。また、同様にして、第 7図に示す本発明の遷移数低減回路に係る第 2の実施形態のように、 1 2 a〜 l 2 gの X O Rをベースにした符号化をかけたあと、添え字が奇数のビットを反転させるビット反転回路を通すという形でも実現できる。第 6図および第 7図の回路は、第 3図に示した遷移数低減回路に比較して、 1 1 a〜l 1 gの 7個の X N O Rまたは 1 2 a〜 l 2 gの 7個の X O Rのどちらかを削減できるだけでなく、図 3のセレクタ 1 3が、添え字が奇数のピットを反転させる回路 2 6になることで、必要とされるトランジスタの数が C MO S回路では半分になる。このため、回路を構成するトランジスタの数がおよそ半分になり、それと共に消費電力の方も、本発明の回路を用いることで削減することが可能となる。また、遷移数低減回路 2 3は、さらに効率のよい第 1 1図に示す回路として実現することが可能である。

第 1 1図の破線で囲っていない部分（ビット反転回路 2 6以外の部分）が第 9図の S 9 0 2を実現する回路である。

この部分は、 D V I規格（第 1図の S 1 0 2 ) の通りに計算すると q_m[0] = D[0]

q_m[l] = D[l]® q_m[0]

q— m[2] = D[2]®q_m [

q_m[4] = D[4]®q_m[3]

q_m[6] = D[6]④ q_m[5]

q_m[0] = D[0]

q_m[3] = D[3]0q_m[2]

q_m[5] = (D[5]0D[4])eq_m[3]

q_m[6] = (D[6] Θ (D[5] θ D[4])) ® q_m[3]

q_m[7] = (D[7] Θ (D[6]㊉ (D[5]㊉ D[4]))) ® q_m[3]

このように、 q— m[4]〜q一 m[7]については、括弧の中を先に並列に計算しておいて q—m[3]と XORを取ることで早く計算結果を得ることができる。しかし、これでも q— m[3]が求まるまでに XORゲ一トを 3段通らなければならない。このため、さらに並列化を行い q_m[0] = D[0]

q_m[l] = D[l]0D[O]

q_m[2] = D[2]㊉ q_m[l]

q_m[3] = (D[3〗㊉ D[2])㊉ q_m[l]

q_m[5] = (D[5] Θ D[4]) Θ q_m[3]

q_m[6] = (D[6]㊉ (D[5]㊉ D[4]))@ q_m[3]

q_m[7] = ((D[7]㊉ D[6])㊉ (D[5] ® D[4]))㊉ q_m[3]

のように計算を行うことで q—m[3]が求まるまでに XORゲートを 2 段、最も時間がかかるものでも XORゲートを 3段通るだけで結果が求まるようになる。ゲート数は増えるものの、 XORゲートを 7段通らないと結果が求まらなかったものが、 3段で求まるようになり、短い遅延時間で出力を求められる回路になっている。

第 11図の破線で囲った部分はビッ卜反転回路 26であり、第 9図のフローチャートの S 903、 S 904で表される部分であることは、第 6図、第 7図の場合と同様である。 q— m[8]の値に応じて奇数番目のビットを反転させている。

また、この回路は、第 6図と第 7図との関係と同様、 XORだけでなく、 XNORを用いても同様の機能の回路を実現することができる。次に DCバランス回路 24について説明する。

DCバランス回路 24は遷移数低減回路 23の出力 8ビットに "H" の数が多いのか "L" の数が多いのかを内部レジスタを含めて判断し、最終的な出力を反転するのかしないのかを決めて、出力が複数 T. M. D. Sキャラクタ内において DC的にバランスがとれているようにするための回路である。

この DCバランス回路 24は、 8ビットのデータのうち "H" のビットの数と "L" のビットの数の差の半分を計算するレベル数差計算回路 27、条件により入力 4ビットを反転させるビット反転回路 29、キヤリー入力付の 4ビット全加算回路 30、条件を計算する条件判定回路 2 8、過去の DCバランス状態を記憶する 4bitレジスタ 3 1で構成される。条件判定回路 2 8は、従来の方式によると、カウン夕の値を計算する式を 4種類持っていたため内部カウン夕の値 Cnt(t_l)に加える値として N。一と Ni— N。のどちらを選ぶのかという判断と、 q— m[8]を加えるのか加えないのかという判断の 2つの判断を行う必要があった。しかし、本発明の方式によると、条件判定回路 2 8はカウンタの値を計算する式が 2種類で済むため、 ΝαΓ^を反転させるか反転させないかという 1つの条件のみ判断すればよくなる。

また、レベル数差計算回路 2 7は、従来の方式によると、図 4の 1 7 aと 1 7 bのように Nol^と I^N。の 2つの引き算回路を必要とするが、本発明の方式によると、セレクタ 1 9の代わりに図 5のビット反転回路 2 9を用いることで、引き算回路が 1つでよくなるために、ハードゥエァ量が少なくなる。このため、図 4に示した従来の回路構成と比較して、本発明の回路構成にすることにより、条件判定回路 2 8およびレベル数差計算回路 2 7とが簡単になり、ハードウェア量が少なくなり消費電力も低くすることが可能となる。次に、 DCバランス回路 24を構成するレベル数差計算回路 2 7 (第 9図のフローチャートの S 9 0 7) について、さらに詳しく述べる。レベル数差計算回路 2 7は、遷移数低減回路 2 3の出力を受けて、 "L" のビットの数と "H" のビットの数の差の半分（これを、 N。Ni と表す。）を計算する回路である。ここで、

(N₀{q_m[0:7]}-N₁{q_m[0:7]})/2 = 4-N₁{q_m[0:7]}

= N₀{q_m[0:7]}-4 の関係がある。このため、 N q一 m[0:7]}が奇数ならば NoNiも奇数であり、 { q— m [0:7]}が偶数なら

も偶数であるということがわかる。 NoNiを 2進数で表現した場合、偶数か奇数かということは最も下位のビットが "L" か "H" かということと等価である。従って、 N ^q— m[0:7]}が偶数か奇数かを判断すればの最下位のビットを求めることができる。 8ビットのデータ q— m[0]〜ci— m[7]の和が偶数か奇数であるかは数式 aで求めることができる。

[数式 a]

q_m [ 0]㊉ q_m [ΐ]Θ q_m [ 2〕㊉ q_m [ 3]㊉ q_m [ 4]㊉ q一 m [ 5]㊉ q 一 m[6]㊉ q— m[7] q— m[n]の定義と、同じもの同士の X〇Rは "L" になるということを利用して変形をすると数式 bの関係がある。

[数式 b]

q_m [η-1]Θ q一 m [n] = q_m [n— 1 ]㊉（q一 m [n— 1 ]㊉ D [n] ) = D[n] 数式 aを数式 bを用いて変形すると数式 cになる。

[数式 c]

D[1]©D[3]©D[5]㊉ D[7] これを見るとわかるように、 Nol^の最下位のビットは D[l] · D [3] · D[5] · D[7]の 4ビットで計算できる。このため、の最下位ビットは、遷移数低減回路 23を通すことなく求めることができるため、遷移数低減回路 23の遅延時間分だけ速く求めることができる。図 8は本発明に係るレベル数差計算回路の実施形態である。遷移数低減回路 2 3の出力 q— m[0]〜q— m[7]を受けて回路 14 a〜 14 dは入力の 2ビットが "1 1" 力、 "00" かを検出する。回路 34 aと 34 bは、それらの出力を受けて q— m[0]〜q一 m[3]又は q一 m[4]〜q_m[7]の 4ビット分の "00" の個数と "1 1" の個数の差である" 00"— "11" を計算する。 "00"— " 11"は、 "0" の個数と "1" の個数の差の半分である（"0"— " ')Ζ2と等しいため、回路 34 aと 34 bの出力を加算器 3 5で加えることで、 Nol^を求めることができる。通常、加算回路は下位のビットから順に計算していくため、上位のビットが求まるまでに時間がかかる。しかし、本発明の方式では、下位ビット計算回路 36 を用意することで一番下のビットをあらかじめ計算しておくことができるため、速く計算を行うことができる。しかも、 D[l] · D[3] · D [5] · D[7]の 4ビットの少ない入力信号数で下位ビットを計算することができるため、八一ドウエア量が増加することはない。さらに、第 8図のより具体的な回路構成を第 1 2図に示す。

q— m[0]〜(！— m[7]から、 "0" のビットの数（N₀) と "1" のビットの数（Ν^ の差の半分を求める。このために、まず q— m[0：]〜 q一 m[3]の "0" のビットの数と "1" のビットの数の差の半分と、 q—m [4]〜q— m[7]の "0" のビットの数と "1" のビットの数の差の半分とを求める。得られた 3ビッ卜のデータ同士を足し算して、 q一 m[0：]〜 q—m[7]の "0" のビットの数と "1 " のビットの数の差の半分を求める。この時、最下位のビットは、図中の破線で囲ってある下位ビット計算回路 36で求めていて、遷移数低減部の出力結果を用いなくてもすんでいる。このため、遷移数低減回路 2 3の結果が求まってから計算をはじめるよりも早く結果が求まる。

ァルゴリズムをもう少し詳しく説明する。

q— m[0:3]の 0と 1の数の差は一 2〜2までの 3ビットのデ一夕 S 0, S 1， S 2で表される。状態出力コード入力パターン

(S2 SI SO)

2 010 0000

1 00 1 0001 0010

0 100 1000

0 000 1 100 0 1 10

00 1 1 0 10 1

1 010

一 1 1 1 1 1 1 1 0 1 1 0 1

1 01 1 01 1 1

-2 1 1 0 1 1 1 1

S 0, S 1, S 2それぞれに対して論理式を作ると以下のようになる, SO = q_m[O]0a m[l]@ q_m[2]eq_m[3]

51 = S2 + q_m[0] . q_m[l] · q_m[2] . q_m[3]

52 = q_m[0]-q_m[l]-q_m[2]-q_m[3] + q_m[0]-q_m[l]-(q_m[2]eq_m[3])

+ (q_m[0] Θ q_m[l]) · q_m[2] · q_m[3]

.で、 q_m[n]㊉ q一 m[n +1] = D[n+1] (NJD^ :1]} < 4)

= D[n + l](N₁{D[7:l]}≥4)

の条件を用いて簡単化する。

S0 = D[l]eD[3]

S1 = S2 + q_m[0] · q_m[l] · q_m[2] · q_m[3]

S2 = q_m[0] · q— m[l] · q_m[2] + q_m[0] · q_m[l] · D[3](orD[3])

+ D[l](orD[l])-q_m[2]-q_m[3]

q—m[4:7]についても同様に考えて、 T 0， Τ 1 , Τ 2の 3ビットの値で表される。

TO = D[5]0D[7]

T1 = T2 + qum[4] · q_m[5] · q_m[6] · q_m[7]

T2 = q_m[4] · q_m[5] · q_m[6] + q_m[4] · q_m[5] · D[7](orD[7])

₊ D[5](orD[5])-q_m[6]-q_m[7]

S 0〜S 2と T0〜T2を足し算して、（N。一を求める。次に、 DCバランス回路 24に含まれる、カウンタ更新部について説明する。カウンタ更新部は、第 5図の 28〜31からなる。第 9図のフローチヤ—トでは、 s 908〜S 91 1で表されている。

カウンタ更新部を構成する 28〜31の具体的回路図を第 13図に示す。フローチャートの説明の部分で説明したように、重複する処理が共通化されているために、条件判定回路 28の出力を受けて、ビット反転回路 29が N^N のビットを反転し、その結果と 4ビットレジス夕 3 1の出力と q m[8]とを加算回路 3 0で加えるだけの単純な構成になつている。このため、本発明の回路構成では従来の回路構成に比べ、ハ —ドゥエァ量が少なく、消費電力も少なくなつている。産業上の利用可能性この発明は、ディジタル画像信号を高速伝送するための符号化回路に用いられる。

Claims

請求の範囲 . 8ビットの入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記レベル数比較回路は、前記入力信号のうち 7ビットの入力を受けて、前記 7ビットの入力信号のうち前記第一の状態の数が 4ビット以上である時と、前記第一の状態の数が 3ビット以下である時とで出力の状態を切り替えることを特徴とする半導体集積回路。 . 8ビッ卜の入力信号を受けて当該入力信号の各ビッ卜の状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のパランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は、前記レベル数比較回路の出力を受けて 8ビットの出力のうちの 4ビットを反転させるビット反転回路を具備することを特徴とする半導体集積回路。 . 前記遷移数低減回路が、前記レベル数比較回路の出力を受けて 8ビットの出力のうちの 4ピットを反転させるビット反転回路を具備することを特徴とする請求の範囲 1記載の半導体集積回路。 . 8ビッ卜の入力信号を受けて当該入力信号の各ピッ卜の状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であつて、

前記 D Cバランス回路は、前記符号化回路の出力の前記第一の状態と前記第二の状態の数の差の半分の履歴を 4ビット分記憶するためのレジス夕と、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路と、前記レベル数比較回路、前記レジスタ、及び前記レベル数差計算回路の出力を受けて前記レベル数差計算回路の出力を反転させるための信号をつくる条件判定回路と、当該条件判定回路の出力を受けて前記レベル数差計算回路の出力を反転させるビット反転回路と、前記レベル数比較回路と前記レジス夕と前記ビット反転回路の出力の和を計算し前記レジス夕へ出力する加算回路を具備することを特徴とする半導体集積回路。

5 . 前記 D Cバランス回路は、前記符号化回路の出力の前記第一の状態と前記第二の状態の数の差の半分の履歴を 4ビット分記憶するためのレジス夕と、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路と、前記レベル数比較回路、前記レジスタ、及び前記レベル数差計算回路の出力を受けて前記レベル数差計算回路の出力を反転させるための信号をつくる条件判定回路と、当該条件判定回路の出力を受けて前記レベル数差計算回路の出力を反転させるビット反転回路と、前記レベル数比較回路と前記レジス夕と前記ビット反転回路の出力の和を計算し前記レジスタへ出力する加算回路を具備することを特徴とする請求の範囲 1乃至請求の範囲 3のいずれか記載の半導体集積回路。

6 . 8ビットの入力信号を受けて当該入力信号の各ビットの状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ピットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記 D Cバランス回路は、前記遷移数低減回路の出力のうち前記第一の状態と前記第二の状態の差の半分を計算するためのレベル数差計算回路を具備していて、前記レベル数差計算回路の入力は、前記遷移数低減回路の出力に加え、前記遷移数低減回路の入力信号 8ビッ卜のうちの 4ビット分であることを特徴とする半導体集積回路。 . 前記レベル数差計算回路の入力が、前記遷移数低減回路の出力に加え、前記遷移数低減回路の入力信号 8ビットのうちの 4ビット分であることを特徴とする請求の範囲 1乃至請求の範囲 5のいずれか記載の半導体集積回路。 . 8ビッ卜の入力信号を受けて当該入力信号の各ビッ卜の状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、前記遷移数低減回路は前記 8ピットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路と、前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路と前記第二の回路の出力を切り替えるセレクタとを具備していて、前記第一の回路または前記第二の回路または前記第一の回路と前記第二の回路との両方は、並列処理を行い、直列に接続される X〇 Rゲート又は X N O Rゲートの段数を減少させたことを特徴とする半導体集積回路。 . 8ビットの入力信号を受けて当該入力信号の各ビッ卜の状態を調べ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であつて、

前記遷移数低減回路は前記 8ビットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路と、前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路と前記第二の回路の出力を切り替えるセレクタとを具備していて、前記第一の回路または前記第二の回路または前記第一の回路と前記第二の回路との両方は、並列処理を行い、直列に接続される X O R ゲート又は X N O Rゲートの段数を減少させたことを特徴とする請求の範囲 1及び請求の範囲 4乃至請求の範囲 7のいずれか記載の半導体集積回路。 0 . 8ビットの入力信号を受けて当該入力信号の各ビットの状態を調ベ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビットの出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビッ卜の出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は前記 8ビットの入力信号において前記第一の状態が多い場合に隣り合うビット間の遷移の数を低減させる第一の回路または前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路または前記第二の回路の出力 8ビットのうち 4ビット分を反転させるビット反転回路を具備していて、前記第一の回路または前記第二の回路または前記第一の回路は、並列処理を行い、直列に接続される X O Rゲート又は X N O Rゲ一卜の段数を減少させたことを特徴とする半導体集積回路。

. 8ビットの入力信号を受けて当該入力信号の各ビットの状態を調ベ、第一の状態が多いか第二の状態が多いかを判別するレベル数比較回路と、前記レベル数比較回路の出力を受けて前記入力信号の隣り合うビット間の遷移の数を低減させる遷移数低減回路と、前記遷移数低減回路と前記レベル数比較回路の出力を受けて 1 0ビッ卜の出力信号の前記第一の状態と前記第二の状態の数のバランスをとるための D Cバランス回路と、当該 D Cバランス回路の出力を受けて前記遷移数低減回路の 8ビットの出力を反転させる出力反転回路を具備する符号化回路を実現する半導体集積回路であって、

前記遷移数低減回路は前記 8ビットの入力信号において前記第一の状態が多い場合に隣り合うピット間の遷移の数を低減させる第一の回路または前記第二の状態が多い場合に隣り合うビット間の遷移の数を低減させる第二の回路と、前記レベル数比較回路の出力を受けて前記第一の回路または前記第二の回路の出力 8ピットのうち 4ビット分を反転させるビット反転回路を具備していて、前記第一の回路または前記第二の回路または前記第一の回路は、並列処理を行い、直列に接続される X O Rゲート又は X N O Rゲートの段数を減少させたことを特徴とする請求の範囲 1乃至請求の範囲 7のいずれか記載の半導体集積回路。 . 前記第一の回路又は前記第二の回路の、直列に接続される X O R ゲート又は X N O Rゲートの段数が最大 3段であることを特徴とする、請求の範囲 8乃至請求の範囲 1 1のいずれか記載の半導体集積回路。