CN1272910C - 半导体集成电路 - Google Patents

Abstract

提供一种以少硬件量高速且低消耗功率地进行DVI(Digital Visual Interface)标准编码的电路。在DVI编码电路中，将判断编码电路的输入信号的“H”电平的位数和“L”电平的位数中哪一个多的电平数比较电路22的输入作成7位。根据电平数比较电路22的输出，降低相邻位间迁移数的迁移数减少电路23的输出可被4位反转。实现输出信号的直流平衡的DC平衡电路24由4位寄存器31和电平数差计算电路27以及条件判定电路28、位反转电路29和加法电路30构成。电平数差计算电路27将迁移数减少电路23的输出8位和上述编码电路的输入信号4位作为其输入。

Description

半导体集成电路

技术领域

本发明涉及高速传输数字图像信号的编码电路。

背景技术

作为一种数字图像信号的高速传输方式，存在DVI(Digital Visual Interface)标准(以下，将该标准称为“DVI标准”，该标准书称为“DVI标准书”)。DVI标准书可从http：//www.ddwg.org/downloads.html获得。在本发明中涉及的编码方式由DVI标准书Rev.1.0的第28和29页决定(以下，将该编码方式称为“DVI编码方式”)。关于以该DVI编码方式为基础的电路记载在USP第6026124号文件中。

图1中示出了DVI编码方式的流程图。

DVI的传输方式是：在发送侧，将图像数据RGB(Red，Green，Blue)各8位的输入信号分别编码成10位的输入信号，将该并行的10位数据直线化(串行化)，传输在上述数据中增加了时钟信号的4个差动对信号。

DVI的编码方式是：通过将8位的输入信号编码成10位，使信号的相邻位之间的迁移概率最小化，同时实现“H”电平(后面也有记述为“1”的情况)和“L”电平(后面也有记述为“0”的情况)的平衡。相邻位间的迁移概率最小化具有如下的效果：在串行化后传输并行10位数据时，数据转换次数变少，可有效降低多余电磁波的放射。实现“H”电平和“L”电平的平衡，使以差动对发送的信号在对之间没有直流偏差。

具体地说，在单位时间内，将8位图像数据信号即D[0:7]作为1个字符输入，将10位的数据q_out[0:9]作为1个T.M.D.S.字符输出。T.M.D.S.(Transition MinimizedDifferential Signaling)是以DVI标准为基础的编码方式，T.M.D.S.字符表示被编码的10位数据。

该编码在信号DE为“H”电平时产生。

为了在连续多个T.M.D.S.字符内保持“1”的个数和“0”的个数的平衡，Cnt(t)为在时刻t保持在内部寄存器中的值，是从“1“的个数中减去”0“的个数的值与时刻(t-1)内部寄存器的值Cnt(t-1)的和。例如，在时刻t处信号为“1011000001”时，将从“1”的个数4中减去“0”的个数6后所得的“-2”加到时刻(t-1)时刻内部寄存器的值Cnt(t-1)上的值作为其值。

该图中，N₁{x}表示在多位的变量x中包含几个“1”的式子。同样，N₀{x}表示在多位的变量x中包含几个“0”。q_m 表示增加了8位输入信号D[0:7]的相邻位间的迁移数变少这种处理的结果。相邻位间的迁移数例如计数所说的“10010010”8位输入信号的相邻位间的迁移数。在以从左到右的顺序看输入信号时，对于从“1”向“0”或者从“0”向“1”，值迁移的部分有5处，因此相邻位间的迁移数是5。q_out[0:9]表示增加了用于取得DC平衡的处理后的10位编码输出信号。

如图1的S101所示，通过上述标准书，为了最小化信号的迁移概率，计数8位输入信号的“H”电平的位数，需要判别““H”电平的位数大于4个的情况，或者第0位是“L”电平且“H”电平的位数是4个的情况”和不是这样的情况。在“H”电平的位数少的情况下，如图中S102所示，通过用XOR编码可减少相邻位间的迁移数。在“H”电平的位数多的情况下，如图S103所示，通过用XNOR编码可减少相邻位间的迁移数。该标准书中实现该图S101的电路如图2的电路图所示，可将位片加法器2和条件判别电路3组合起来实现。但是，该电路因为在求出最终结果之前必须通过的门的级数多，所以花费时间。例如，在通常的CMOS方式的逻辑电路中，全加法器FA(7～10)的情况下，为了求出上行信号C，需要通过2级门，为了求出和信号S，需要通过3级门，在半加法器HA(4～6)的情况下，为了求出上行信号C，需要通过2级门，为了求出和信号S，需要通过2级门，因此，在到达条件判别电路3之前，必须通过最大10级门。为得到最终结果，在条件判别电路3中还需要通过数级门。

如图1的S102、S103所示，进行这样的处理：根据DVI标准，取得输入位的第0位和第1位的XOR或XNOR之后，进行取得其计算结果和相邻位的XOR或XNOR的处理，从而减少迁移数。该电路在对整个DVI标准书进行解释时，电路如图3所示。11a～11g的XNOR和12a～12g的XOR是并列的，在后级的选择器13中选择其中一个结果。该电路也存在在决定最后的位之前通过的门的级数多的缺点。

下面，进行这样的判断：根据DVI标准，在图1的S106和S107所示的部分中取得输出码的DC平衡。具体地说，在时刻(t-1)判断内部寄存器的值Cnt(t-1)为正、负、或零时，对进行减少相邻位间的迁移数处理后的8位信号q_m[0:7]分别计数“H”电平的位个数和“L”电平的位个数，判断“H”电平多，还是“L”电平多，还是“H”电平的位个数和“L”电平的位个数一样多。接收该结果后，如图1的S110～S113那样，决定输出的数据q_out[0:9]的值以便取得DC平衡，同时更新内部寄存器。进行和实现上述的电路相似的操作的电路如USP第6026124号的图7B所示。为了说明基于此的电路操作，图4示出了简要方框图。首先，将编码的信号q_m[0:7]分成2位，以便减少相邻位间的迁移数。对各个位组通过“11”和“00”检测电路14a-d评价位的值是“11”还是“00”。如果这2位的组的值是“01”或“10”，则说明在该2位内已经取得了DC平衡，所以可以忽略。接收该结果后，通过计数器15和16分别计数“11”和“00”数。通过17a、17b计算2个计数器值的差，通过条件判定电路18评价该结果和内部寄存器的值和q_m[8]的值。基于评价结果，通过选择器19选择减法器17a或17b的值，通过位加法器20求出该值和条件判定电路18的输出和4位寄存器21的值之和，更新4位寄存器21的值，同时反转最终的编码结果，输出其中一个信号q_out[9]。

在该电路中，接收减少上述迁移数的电路的输出后进行操作，因此，存在推迟了求出最终结果的时间的缺点。

为了克服上述缺点，本发明提供一种以少量硬件、高速且低消耗功率地操作DVI编码方式的电路。

发明内容

为了解决上述课题，根据本发明第1观点的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平来变化，同时输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据；DC平衡电路，根据第一和第二数据，在10位的输出数据中实现第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据；输出反转电路，根据第三数据，使第二数据反转，输出构成输出数据一部分的第四数据。

在现有的电平数比较电路中，接收8位的输入数据并判断条件来转换输出状态。与此相对，根据本发明第一观点所述的半导体集成电路中的电平数比较电路，可以用7位实现同等的功能，因此，在电路面积和消耗功率方面比现有技术有利。

根据本发明第二观点的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据，所述迁移数减少电路包含：根据第一数据、使8位的编码后的输入数据内的预定4位反转的位反转电路；DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡；输出反转电路，根据第三数据，使第二数据反转，，输出构成输出数据一部分的第四数据。

根据本发明第三观点所述的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据；DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据，上述DC平衡电路包含：寄存器，用于4位存储输入数据中第一电平位数和第二电平位数差的一半的履历；电平数差计算电路，计算第二数据中第一电平的位数和第二电平的位数差的一半；条件判定电路，接收第一数据、从上述寄存器输出的数据和从上述电平数差计算电路输出的数据，形成条件数据；位反转电路，根据条件数据，使从上述电平差计算电路输出的数据反转；加法电路，计算第一数据、从上述寄存器输出的数据和从上述位反转电路输出的数据之和，输出到上述寄存器中；以及输出反转电路，根据第三数据，使第二数据反转，输出构成输出数据一部分的第四数据。

现有的DC平衡电路中，为了决定提供给加法电路的值，需要进行2个判断。与此相对，根据本发明第三观点的半导体集成电路的DC平衡电路，条件判定电路仅判断是否使电平数差计算电路的输出反转这样一个条件，就可求出提供给加法电路的值。

根据本发明第四观点的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中第一电平的位数和第二电平的位数相比较，输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据；DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据，上述DC平衡电路包含电平数差计算电路，用于计算第二数据中第一电平的位数和第二电平的位数差的一半，上述电平数差计算电路，除了第二数据以外，输入8位输入数据内的预定4位；以及输出反转电路，根据第三数据，使第二数据反转，输出构成输出数据一部分的第四数据。

根据本发明第五观点的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中第一电平的位数和第二电平的位数相比较，输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据，所述迁移数减少电路包含：在上述第一电平位数大于预定值时使输入数据的相邻2位间的迁移数减少的第一电路，在上述第二电平的位数大于预定值时使输入数据的相邻2位间的迁移数减少的第二电路，和根据第一数据，从上述第一电路输出的数据和从上述第二电路输出的数据内选择一方的选择器，上述第一电路和/或上述第二电路进行并行处理，由此减少串联连接的XOR门和/或XNOR门的级数；DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据；以及输出反转电路，根据第三数据，使第二数据反转，输出构成输出数据一部分的第四数据。

根据本发明第六观点的半导体集成电路，是将8位的输入数据编码成10位的输出数据的半导体集成电路，具有：电平数比较电路，将输入数据的预定多个位中第一电平数据的位数和第二电平的位数相比较，输出构成输出数据一部分的第一数据；迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据，所述迁移数减少电路包含：在上述第一电平位数大于预定值时使输入数据的相邻2位间的迁移数减少的第一电路，或在上述第二电平的位数大于预定值时使输入数据的相邻2位间的迁移数减少的第二电路，和根据第一数据，使包含在从上述第一或第二电路输出的数据中的8位内预定4位反转的反转电路，上述第一电路和/或上述第二电路进行并行处理，由此减少串联连接的XOR门和/或XNOR门的级数；DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据；以及输出反转电路，根据第三数据，使第二数据反转，输出构成输出数据一部分的第四数据。

以上，第一电平表示“H”电平和“L”电平内的一方，第二电平表示“H”电平和“L”电平内的另一方。

附图说明

图1是基于DVI(Digital Visual Interface)标准书29页的编码流程图；

图2是现有技术的DVI标准编码器的电平数比较电路；

图3是现有技术的DVI标准迁移数减少电路；

图4是现有技术的DVI标准DC平衡电路；

图5是本发明的DVI标准编码电路的实施例的方框图；

图6是本发明的DVI标准迁移数减少电路的实施例的电路图；

图7是本发明的DVI标准迁移数减少电路的实施例的电路图；

图8是本发明的DVI标准DC平衡电路内的电平数差计算电路的实施例的方框图；

图9是本发明的DVI标准编码器整体的流程图；

图10是本发明的DVI标准编码器的电平数比较电路的实施例的电路图；

图11是本发明的DVI标准迁移数减少电路的实施例的电路图；

图12是本发明的DVI标准DC平衡电路内的电平数差计算电路的实施例的电路图；

图13是本发明的DVI标准的计数器更新部的实施例的电路图；

图14是本发明简单化的DVI标准编码器整体的流程图。

附图中图符说明：

22 电平数比较电路

23 迁移数减少电路

24 DC平衡电路

25 输出反转电路

26 位反转电路

27 电平数差计算电路

28 条件判定电路

29 位反转电路

30 加法电路

31 4位寄存器

具体实施方式

首先，用流程图说明详细的算法，接着，在其后对安装在电路上的操作进行详细说明。

流程图

本发明着眼于：在观察和图1所示DVI的编码方式的流程图在逻辑上等价的流程以图9所示的流程图表现、并且基于图9的流程图实现电路结构的情况下，图1的DVI的编码方式比其原来电路化时效率高，可用很少的硬件资源实现高速且低消耗功率的电路。简单地比较，图9所示的流程图和图1所示的流程图相比，显然，可共同化的部分是尽可能通过共同化来减少分歧时进行的处理，可用很少的硬件资源来实现。

首先，图1的S101～S103可被替换成图9的S901～S904。

S901的说明

S901是将代入图1的S101和S102·S103的q_m[8]的值合起来进行处理的部分。通过将S101进行的条件判断作成S901所示的条件，可更有效。

即，用DVI标准和N₁{D}＞4或(N₁{D}＝＝4和D[0]＝＝0)这样的判别条件，但在本发明的S901中使用完全等价的N₁{D[1:7]}＞＝4这样的条件。

S902～S904的说明

S902用和S102相同的计算式求出q_m[0:7](但是，对具体的电路化实现进一步的效率化在下面描述)。S902也可变更成用和S102不同而和S103相同的计算式。

下面，说明将S902～S904合起来的部分。

在如图1那样实现电路时，由以下部分构成：使用8位的XOR的编码器(S102)；使用8位的XNOR的编码器(S103)；选择这2个编码器其中之一的结果的8位选择器(S101)。

但是，它可由使用8位的XOR的编码器和仅4位的反转电路构成。这是因为：

使用8位的XOR的编码器的结果+4位反转＝使用8位的XNOR的编码器的结果。具体地说，

(N₁{D[7:1]}＞＝4)时，如果写成

q_m[0]＝D[0]

q_m[1]＝ q_m[0]D[1]

q_m[2]＝ q_m[1]D[2]

M

q_m[7]＝ q_m[6]D[7]

q_m[8]＝0

就会得出：

q_m[0]＝D[0]

q_m[1]＝ D[1]D[0]

$q\_m\left[2\right]=\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}$

$q\_m\left[3\right]=\stackrel{\‾}{D\left[3\right]\⊕\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}}$

$q\_m\left[4\right]=D\left[4\right]\⊕\stackrel{\‾}{D\left[3\right]\⊕\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}}$

$q\_m\left[5\right]=D\left[5\right]\⊕D\left[4\right]\⊕\stackrel{\‾}{D\left[3\right]\⊕\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}}$

$q\_m\left[6\right]=D\left[6\right]\⊕D\left[5\right]\⊕D\left[4\right]\⊕\stackrel{\‾}{D\left[3\right]\⊕\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}}$

$q\_m\left[7\right]=D\left[7\right]\⊕D\left[6\right]\⊕D\left[5\right]\⊕D\left[4\right]\⊕\stackrel{\‾}{D\left[3\right]\⊕\stackrel{\‾}{D\left[2\right]\⊕\stackrel{\‾}{D\left[1\right]\⊕D\left[0\right]}}}$

q_m[8]＝0                                       (1)

这里，对于偶数次的XNOR，利用

$\stackrel{\‾}{A\⊕\stackrel{\‾}{B\⊕C}}=A\⊕B\⊕C$

的关系成立时，式(1)可变形为

q_m[0]＝D[0]

q_m[1]＝ D[1]D[0]

q_m[2]＝D[2]D[1]D[0]

q_m[3]＝ D[3]D[2]D[1]D[0]

q_m[4]＝D[4]D[3]D[2]D[1]D[0]

q_m[5]＝ D[5]D[4]D[3]D[2]D[1]D[0]

q_m[6]＝D[6]D[5]D[4]D[3]D[2]D[1]D[0]

q_m[7]＝ D[7]D[6]D[5]D[4]D[3]D[2]D[1]D[0]

q_m[8]＝0                                           (2)

另一方面，在(N₁{D[7:1]}＜4时，如果写成

q_m[0]＝D[0]

q_m[1]＝q_m[0]D[1]

q_m[2]＝q_m[1]D[2]

M

q_m[7]＝q_m[6]D[7]

q_m[8]＝1

就会得出：

q_m[0]＝D[0]

q_m[1]＝D[1]D[0]

q_m[2]＝D[2]D[1]D[0]

q_m[3]＝D[3]D[2]D[1]D[0]

q_m[4]＝D[4]D[3]D[2]D[1]D[0]

q_m[5]＝D[5]D[4]D[3]D[2]D[1]D[0]

q_m[6]＝D[6]D[5]D[4]D[3]D[2]D[1]D[0]

q_m[7]＝D[7]D[6]D[5]D[4]D[3]D[2]D[1]D[0]

q_m[8]＝1                                          (3)

比较式(2)和(3)，该差除了q_m[8]，仅反转奇数下标的位的4位。

这样，区分图1中S101的情况，不进行S103的计算，仅进行S102中进行的XOR计算，求出q_m[0:8]，由此足以进行图9中S903、S904的计算。

如上所述，本发明将现有技术即图1中的S101～S103替换成图9中的S901～S904。

S905、S906的说明

图9的S905、S906和图1的S104、S105相同。

S907～S914的说明

图9的S907～S914对应于图1的S106～S113。

通过S110～S113，在计数器值的更新过程中，根据条件需要使用下面4个式子：

Cnt(t)＝Cnt(t-1)+N₁-N₀-2(～q_m[8])

Cnt(t)＝Cnt(t-1)+N₀-N₁+2·q_m[8])

Cnt(t]＝Cnt(t-1)+N₁-N₀

Cnt(t)＝Cnt(t-1)-N₁+N₀

这里，N₁表示N₁{q_m[0:7]}，N₀表示N₀{q_m[0:7]}。其中，q_m[8]是0或1，因此有

Cnt(t)＝Cnt(t-1)+N₁-N₀-2

Cnt(t)＝Cnt(t-1)+N₀-N₁+2

Cnt(t]＝Cnt(t-1)+N₁-N₀

Cnt(t)＝Cnt(t-1)-N₁+N₀

这里，2进制的n位减法通过利用补数的运算可表示成

-A＝～A+1

N₀和N₁的差必须是偶数，因此利用整个式子可用2除的情况，将Cnt/2替换成hCnt，变成下式：

hCnt(t)＝hCnt(t-1)+～N₀N₁

hCnt(t]＝hCnt(t-1)+N₀N₁+1

hCnt(t)＝hCnt(t-1)+～N₀N₁+1

hCnt(t]＝hCnt(t-1)+N₀N₁

这里，有N₀N₁＝(N₀-N₁)/2。这样，计数器值hCnt的运算可通过全反转·1位加法·全加法这3个运算来实现。

下面，详细说明S110～S113的各条件的计算。S110中，进行这样的计算：

hCnt(t)＝hCnt(t-1)-N₀N₁-(～q_m[8])

       ＝hCnt(t-1)+～N₀N₁+1-(～q_m[8])

最后的1-(～q_m[8])项在q_m[8]为0时即0、1时变为1，因此，可替换成q_m[8]，可表示成：

hCnt(t)＝hCnt(t-1)+～N₀N₁+q_m[8]

接着，S111变成

hCnt(t)＝hCnt(t-1)+N₀N₁+q_m[8]

接着，对于S112，变成

hCnt(t)＝hCnt(t-1)+N₀N₁

在q_m[8]为0时，执行S112的条件，以便看见并清楚S109。因此，即使将hCnt的计算式写成

hCnt(t]＝hCnt(t-1)+N₀N₁+q_m[8]

也没关系。下面，对于S113，可表示成

hCnt(t)＝hCnt(t-1)+～N₀N₁+1

但若考虑和S112的情况相同的情况，q_m[8]为1时不执行该计算，因此可写为

hCnt(t)＝hCnt(t-1)+～N₀N₁+q_m[8]

通过进行这些式的变形，S110和S113、S111和S112可用完全相同的式子计算，计算式可简化为下面2个式子

$\mathrm{hCnt}\left(t\right)=\mathrm{hCnt}+\left(\begin{array}{cc}N0& N1\\ ~N0& N1\end{array}\right)+q\_m\left[8\right]$

这里，执行S110、S113时反转N₀N₁，执行S111、S113时不反转N₀N₁。图9中，在S907中计算N₀N₁，判别在S908中是否反转N₀N₁，根据结果在S909中不反转N₀N₁，因此在S910中反转N₀N₁并在S911中计算hCnt的值。

下面，对目前未说明的S909和S910中使用的q_m[9]的值进行说明。该值是最终在S913，S914中原样代入q_out[9]中的值。这样，和图1的S110，S111，S108中使用的q_out[9]是等价的。在依次看值时，在S110中q_out[9]是0。下面，在S111中q_out[9]是1。在S108中将～q_m[8]代入q_out[9]。通过q_m[8]的值，判明执行S112还是执行S113，因此，对各自的情况进行研究。在S112中，因为q_m[8]是0，所以q_out[9]为1。在S113中，由于q_m[8]是1，所以q_out[9]为0。这种情况和N₀N₁的反转条件相同，显然，S110和S113、S111和S112分别使用相同的q_out[9]值。

下面，在图9的S912～S914中，决定最终输出的值即q_out[0:9]。在S912中判别q_m[9]是0还是1.根据判断结果，在S913中将q_m[0:9]作为其原样q_out[0:9]输出，在S914中反转q_m[0:7]并输出。不同的是，是否反转q_m[0:7]。对此，图1中，在S106、S107条件分支并在S108、S110、S111这3个位置决定值。但是，和求出q_m[9]的值时一样在S108中代入的值依赖于最终q_m[8]，因此，由S109分支后执行S112、S113中的哪一个来决定。接着，研究是否反转q_m[0:7]。在S110中不反转q_m[0:7]。在S111中反转q_m[0:7]。在S112中，由于q_m[8]为0，因此反转q_m[0:7]。在S113中，由于q_m[8]为1，因此不反转q_m[0:7]。即在决定q_out[0:9]时，S110和S113、S111和S112也可分别进行相同的处理。

如上所述，在本发明中，将现有技术即图1的S106～S113替换成图9中的S907～S914。

图9由于考虑和下面将描述的图5方框图对应的图形而存在冗长部分，但如图14所示，仅考虑算法的流程图可用比较简单的图形表示。

电路

电路化的该图9的流程图的方框图如图5所示。

下面，利用图5说明本发明编码电路的流程。

首先，将8位输入信号D[0:7]中从第2位到第8位的7位信号D[1:7]加到电平数比较电路22上。电平数比较电路22计数增加的7位数据中的“H”数，并判断该数是大于4还是小于4，然后产生输出。该输出除了加到迁移数减少电路23和DC平衡电路24中之外，还作为q_out[8]被输出。与此不同，8位输入信号D[0:7]即加到迁移数减少电路23上。这里，根据编码结果和具有电平数比较电路22的输出，输出减少相邻位间迁移数的8位数据。迁移数减少电路23的输出加到输出反转电路25上。输出反转电路25根据DC平衡电路24的输出，将全部位保持原样或反转后作为q_out[0:7]输出。迁移数减少电路23的输出也加到DC平衡电路24上。DC平衡电路24接收迁移数减少电路23的输出和输入信号D[0:7]中下标为奇数的位数据D[1]、D[3]、D[5]、D[7]和电平数比较电路22的输出，计算目前的数据的DC平衡，与保持在内部寄存器中的过去输出的数据的DC平衡结合，求出计数器的值，将该值作为下一个值保持在寄存器中，同时，将该时刻输出的数据反转或不反转后的输出加到输出反转电路25上。DC平衡电路24在DE信号为“L”时对4位的内部寄存器值清零。在DE信号为“L”电平时，需要输出为得到所谓的Comma同步而插入的特殊数据，但本发明的问题是DE信号为“H”电平时的编码电路的实现方法，因此，省略用于生成Comma的电路。如上所述，根据DVI标准进行编码。

图9的流程图和图5的流程图的对应如下：

S901      ：图5的22

S902      ：图5的23

S903、S904：图5的26

S907      ：图5的27

S908      ：图5的28

S909、S910：图5的29

S911      ：图5的30、31

S912～914 ：图5的25

对图5各个部分的动作进行详细说明。

首先，对电平数比较电路22进行说明。它与图9流程图中S901部分相对应。

电平数比较电路22是这样的电路：计数输入信号中“H”电平的位数，判断否是4个以上。根据DVI标准书，规定为：(N₁{D}＞4或(N₁{D}＝＝4和D[0]＝＝0)，因此，评价8位输入数据D[7:0]，必须检测“H”数大于4个的时刻和在D[0]为“L”时“H”的数为4个的时刻。但是，该条件也可变形为不评价D[0]的位，即，和N₁{D[1:7]}＞＝4等价。即，判断D[1:7]的7位输入信号中“H”电平的位数是否在4以上即可。通过利用该式，需要评价的位数少了1位。根据D[0]的值来区分情况，但不区分情况也行，因此不需要条件判断电路，具有电路规模小、电路操作高速的优点。

将此作为具体电路来构成的情况如图10所示。

如上所述，这是判断7位数据中“1”的位数比4个多还是比4个少的电路。输入的7位即D[7:1]分成D[6:1]的6位和D[7]的1位。在6位的部分中，进一步划分成各2个的位。将其变成D[2i-1]，D[2i](i＝1，2，3)。这里，若变成

NN[i]＝ D[2i-1]· D[2i]

PP[i]＝D[2i-1]·D[2i]

则在2个位是“00”时，NN[i]变成“1”，2个位是“11”时，PP[i]变成“1”。因此，在NN[i]和PP[i]都是“0”的情况下，2个位变成“01”或“10”。根据NN[1]、NN[2]、NN[3]中变成“1”的个数是几个，PP[1]、PP[2]、PP[3]中变成“1”的个数是几个，以及D[7]是“0”还是“1”，选出D[7:1]的7位中“1”为4个以上的条件时，变成如下。

D[7]	NN[i]＝＝“1”的数	PP[i]＝＝“1”的数
			0011	0101	1，2，32(，3)0，1，2，31，2(，3)

表的( )内是实际上开始得不到的条件，而是为了条件式变简单而加的。

将NN[i]＝＝“1”的个数是否为0个的条件变变成NN0时，可用

NN0＝ NN[0]· NN[1]· NN[2]

式检查。将NN[i]＝＝“1”的个数是否为1个的条件变成NN1时，可用

NN1＝(NN[0]· NN[1]· NN[2])+( NN[0]·NN[1]· NN[2])+( NN[0]·NN[1]·NN[2])

式来检查。将PP[i]＝＝“1”的个数是否为0个以外的条件变成PP0时，可用

$\mathrm{PP}0\_=\stackrel{\‾}{\stackrel{\‾}{\mathrm{PP}\left[0\right]}\·\stackrel{\‾}{\mathrm{PP}\left[1\right]}\·\stackrel{\‾}{\mathrm{PP}\left[2\right]}}$

式来检查。将PP[i]＝＝“1”的个数是否为2个的条件变成PP2时，可用PP2＝(PP[0]·PP[1]· PP[2])+( PP[0]·PP[1]·PP[2])+PP[0]· PP[1]·PP[2]式来检查。

使用这些条件式，整理在D[7:1]的7位数据中“1”为4个以上的条件式，可表达为

{(D[7]+PP0_)·NN0}+{(D[7]+PP2)·PP0_·NN1}。若使用该式，则理想地可通过门5级延迟来求出。但是，作为缓冲插入的非门为14个、晶体管数为28个，除此之外，图10所示的电路中，晶体管数为130个，临界总线的长度变成8级门。同样的电路可由利用全加法器的位片加法器来构成。此时，简单地计算，晶体管数为112个，临界总线的长度理想上变成8级门。但是，实际上为了作为集成电路来实现，图中有可能插入缓冲器等，因此，用本发明的电路，可以用同等的电路规模实现门少的延迟电路。

下面，对图5的迁移数减少电路23(包含位反转电路26)进行说明。在图9的流程图中是S902～S904的部分。

迁移数减少电路23是实现运算S102的电路。

即，迁移数减少电路23将电平数比较电路22的输出作为q_m[8]，如图6所示，以11a～11g的XNOR为基础实现编码时，可通过使下标为奇数的位反转的位反转电路26(图9的S903、S904)的形式来实现。同样地，根据图7所示的本发明的迁移数减少电路的第二实施例，以12a～12g的XOR为基础实现编码时，也可通过使下标为奇数的位反转的位反转电路26的形式来实现。图6和图7的电路和图3所示的迁移数减少电路比较，不仅能削减11a～11g的7个XNOR或12a～12g的7个XOR中的一个，而且通过将图3的选择器13变成使下标为奇数的位反转的电路26，可将所需要的晶体管数变成COMS电路中的一半。因此，构成电路的晶体管数变成一半，与此同时，在消耗功率方面，利用本发明的电路也能得到削减。

迁移数减少电路23可作为效率更高的图11所示的电路来实现。

图11中虚线未包围的部分(位反转电路26以外的部分)是实现图9的S902的电路。

若根据DVI标准(图1的S102)进行计算，则该部分变为：

q_m[0]＝D[0]

q_m[1]＝D[1]q_m[0]

q_m[2]＝D[2]q_m[1]

q_m[3]＝D[3]q_m[2]

q m[4]＝D[4]q_m[3]

q_m[5]＝D[5]q_m[4]

q_m[6]＝D[6]q_m[5]

q_m[7]＝D[7]q_m[6]

为了求出q_m[7]，必须顺序求出从q_m[0]到q_m[6]，因此花费时间。这里，

q_m[0]＝D[0]

q_m[1]＝D[1]q_m[0]

q_m[2]＝D[2]q_m[1]

q_m[3]＝D[3]q_m[2]

q_m[4]＝D[4]q_m[3]

q_m[5]＝(D[5]D[4])q_m[3]

q_m[6]＝(D[6](D[5](D[4]))q_m[3]

q_m[7]＝(D[7](D[6](D[5]D[4])))q_m[3]

这样，对q_m[5]～q_m[7]，先并行计算括号中的，取得q_m[3]和XOR，由此可早得到计算结果。但是，即使这样，在求出q_m[3]之前也必须经过3级XOR门。因此，进一步进行如下并行计算：

q_m[0]＝D[0]

q_m[1]＝D[1]D[0]

q_m[2]＝D[2]q_m[1]

q_m[3]＝(D[3]D[2])q_m[1]

q_m[4]＝D[4]q_m[3]

q_m[5]＝(D[5]D[4])q_m[3]

q_m[6]＝(D[6](D[5](D[4]))q_m[3]

q_m[7]＝(D[7](D[6](D[5](D[4])))q_m[3]

由此在求出q_m[3]之前XOR门变成2级，用最短的时间求出必须经过3级XOR门的结果。门数增加、必须经过7级XOR门才能求出结果的情况变成用3级来求出，变成以短延迟时间求出输出的电路。

图11的虚线包围的部分是位反转电路26，是图9流程图的S903、S904所表示的部分，和图7、图6的情况是同样的。根据q_m[8]的值使第奇数的位反转。

该电路与图6和图7的关系一样，不仅用XOR，而用XNOR也能实现同样功能的电路。

下面对DC平衡电路24进行说明。

DC平衡电路24包含内部寄存器并判断迁移数减少电路23的输出8位中“H”的个数多还是“L”的个数多，决定是否反转最后的输出，输出是这样的电路：用于在T.VM.D.S.字符内实现DC的平衡。

该DC平衡电路24由以下部分构成：计算8位数据中“H”的位数和“L”的位数差的一半的电平数差计算电路27，根据条件使4位反转的位反转电路29，带进位输入的4位全加法电路30，计算条件的条件判定电路28，存储过去的DC平衡状态的4位寄存器31。

若采用现有方式，条件判定电路28需要进行2个判断：由于具有4种计算计数器值的式子，在判断选择N₀-N₁和N1-N0中的一个作为加到内部计数器的值Cnt(t-1)上的值时，判断加还是不加q_m[8]。但是，根据本发明的方式，由于条件判定电路28可以作到计算计数器的值的式子为2种，因此，仅判断是否使N0N1反转这一个条件即可。

若采用现有方式，电平数差计算电路27需要计算图4的17a和17b这样的N₀N₁和N₀N₁这2个减法道路，若根据本发明，则通过利用图5的位反转电路29来代替选择器19，减法电路变成1个，因此，减少了硬件量。因此，和图4所示的现有电路结构相比，根据本发明的电路结构，条件判定电路28和电平数差计算电路27变简单，可减少硬件量，降低消耗功率。

下面，对构成DC平衡电路24的电平数差计算电路27(图9的流程图的S907)进行详细描述。

电平数差计算电路27是这样的电路：接收迁移数减少电路23的输出，计算“L”的位数和“H”的位数差的一半(将此表示为N₀N₁)。这里，存在下面的关系：

(N₀{q_m[0:7]}-N₁{q_m[0:7]})/2＝4-N₁{q_m[0:7]

＝N₀{q_m[0:7]-4

因此，若N₁{q_m[0:7]}为奇数则N₀N₁也为奇数，若N₁{q_m[0:7]}为偶数则N₀N₁也为偶数。以二进制表现N₀N₁时，是奇数还是偶数与最下位的位是“L”还是“H”是等价的。因此，要判断N₁{q_m[0:7]}是奇数还是偶数，求出N₀N₁的最下位的位即可。8位的数据q_m[0]～q_m[7]的和可通过是偶数还是奇数的算式求出。

算式a

q_m[0]q_m[1]q_m[2]q_m[3]q_m[4]q_m[5]q_m[6]q_m[7]

利用q_m[n]的定义和彼此相同的XOR变成“L”进行变形时，具有算式b的关系。

算式b

q_m[n-1]q_m[n]＝q_m[n-1](q_m[n-1]D[n])＝D[n]

利用算式a和算式b进行变形时，变成算式c。

算式c

D[1]D[3]D[5]D[7]

由此可见，N₀N₁的最下位的位可通过D[1]、D[3]、D[5]、D[7]的4位来计算。因此，N₀N₁的最下位的位可不通过迁移数减少电路23来求出，因此，可快速求出仅迁移数减少电路23的延迟时间部分。图8是根据本发明的电平数差计算电路的实施例。接收迁移数减少电路23的输出q_m[0]～q_m[7]的电路14a～14d检测输入的2位是“11”还是“00”。电路34a和34b接收它们的输出，计算q_m[0]～q_m[3]或q_m[4]～q_m[7]的4位的“00”个数和“11”个数的差即“00”-“11”。“00”-“11”等于“0”的个数和“1”的个数的差的一半即(“0”-“1”)/2，因此，通过加法器35将电路34a和34b的输出加起来，可求出N₀N₁。通常，加法电路从下位的位开始按顺序计算，因此，在求出上位的位之前需要时间。但是，通过本发明的方式，通过准备下位位计算电路36，可预先计算下一个位，因此可进行快速计算。因此，由于可用D[1]、D[3]、D[5]、D[7]4位最少输入信号数来计算下位位，因此不增加硬件量。

而且，图8的更具体的电路结构如图12所示。由q_m[0]～q_m[7]，求出“0”的位数(N₀)和“1”的位数(N₁)的差的一半。因此，首先求出q_m[0]～q_m[3]的“0”的位数和“1”的位数差的一半，以及q_m[4]～q_m[7]的“0”的位数和“1”的位数差的一半。将得到的3位的数据彼此相加，求出q_m[0]～q_m[7]的“0”的位数和“1”的位数差的一半。此时，最下位的位通过图中虚线包围的下位位计算电路36求出，不用迁移数减少电路的输出结果。因此，比求出迁移数减少电路23的结果再开始计算要早求出结果。

下面详细说明算法。

q_m[0:3]的0和1的数的差在-2～2之间的用3位的数据S0、S1、S2来表示。

状态	输出码(S2、S1、S0)	输入图形
			210-1-2	010001000111110	00000001 00100100 10001100 O11O0011 010110101110 11011011 01111111

对S0、S1、S2分别作出逻辑式如下：

S0＝Q_m[0]q_m[1]q_m[2]q_m[3]

S1＝S2+ q_m[0]· q_m[1]· q_m[2]· q_m[3]

S2＝q_m[0]·q_m[1]·q_m[2]·q_m[3]+q_m[0]·q_m[1](q_m[2]q_m[3])+(q_m[0]q_m[1])·q_m[2]·q_m[3]

这里，用

q_m[n]q_m[n+1]＝D[n+1](N₁{D[7:1]}＜4)

＝ D[n+1](N₁{D[7:1]}≥4)

的条件简单化。

对于g-m[4:7]同样也考虑

S0＝D[1]D[3]

S1＝S2+ q_m[0]· q_m[1]· q_m[2]· q_m[3]

S2＝q_m[0]·q_m[1]·q_m[2]+q_m[0]·q_m[1]·D[3](或 D[3])+D[1](或 D[1])·q_m[2]·q_m[3]，用T0、T1、T2的3位的值来表示。

T0＝D[5]D[7]

T1＝T2+ q_m[4]· q_m[5]· q_m[6]· q_m[7]

T2＝q_m[4]·q_m[5]·q_m[6]+q_m[4]·q_m[5]·D[7](或 D[7])+D[5](或 D[5])·q_m[6]·q_m[7]

将S0～S2和T0～T2相加，求出(N₀-N₁)/2。

下面，对包含在DC平衡电路24中的计数器更新部进行说明。计数器更新部由图5的28～31构成。在图9的流程图中，用S908～S911来表示。

构成计数器更新部的28～31的具体电路图如图13所示。如流程图的说明部分重复处理是共同的，因此，接收条件判定电路28的输出，位反转电路29反转N₀N₁的位，通过加法电路30将其结果和4位寄存器31的输出和q_m[8]相加而变成简单的结构。因此，本发明的电路结构和现有电路的结构相比，硬件量减少，消耗功率减少。

工业上的可利用性

本发明用于高速传输数字图象信号的编码电路中。

Claims (11)

1、一种半导体集成电路，将8位的输入数据编码成10位的输出数据，其特征在于，具有：

电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平，输出构成输出数据一部分的第一数据；

迁移数减少电路，包含位反转电路，根据第一数据，使8位的编码后的输入数据内的预定4位反转，由此减少输入数据的相邻2位间的迁移数，输出8位的第二数据；

DC平衡电路，根据第一和第二数据，计算在10位的输出数据中的第一电平位数和第二电平位数的平衡，按照该计算结果，输出表示是否反转应该输出的数据的第三数据，该第三数据构成输出数据的一部分；

输出反转电路，根据第三数据，决定是否反转第二数据，并将结果输出，构成输出数据一部分的第四数据。

2、根据权利要求1所述的半导体集成电路，其特征在于，所述迁移数减少电路包含位反转电路，根据从上述电平数比较电路输出的第一数据，使8位的编码后的输入数据内的预定4位反转。

3、一种半导体集成电路，将8位的输入数据编码成10位的输出数据，其特征在于，具有：

电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平，输出构成输出数据一部分的第一数据；

迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据，所述迁移数减少电路包含：根据第一数据、使8位的编码后的输入数据内的预定4位反转的位反转电路；

DC平衡电路，根据第一及第二数据，计算在10位的输出数据中第一电平位数和第二电平位数的平衡，按照该计算结果，输出表示是否反转应该输出的数据的第三数据，该第三数据构成输出数据的一部分；

输出反转电路，根据第三数据，决定是否反转第二数据，并将结果输出，构成输出数据一部分的第四数据。

4、根据权利要求1-3中任一项所述的半导体集成电路，其特征在于，上述DC平衡电路包含：

寄存器，用于存储输入数据中第一电平位数和第二电平位数差的一半的履历，该寄存器为4位；

电平数差计算电路，计算从上述迁移数减少电路输出的第二数据中第一电平的位数和第二电平的位数差的一半；

条件判定电路，接收从上述电平数比较电路输出的第一数据、从上述寄存器输出的数据和从上述电平数差计算电路输出的数据，形成条件数据；

位反转电路，根据条件数据，使从上述电平差计算电路输出的数据反转；

加法电路，计算从上述电平数比较电路输出的第一数据、从上述寄存器输出的数据和从上述位反转电路输出的数据之和，输出到上述寄存器中。

5、根据权利要求1-3中任一项所述的半导体集成电路，其特征在于，上述DC平衡电路包含计算从上述迁移数减少电路输出的第二数据中第一电平位数和第二电平位数差的一半的电平数差计算电路，上述电平数差计算电路除了接收第二数据外，还接收8位的输入数据内的预定4位。

6、一种半导体集成电路，将8位的输入数据编码成10位的输出数据，其特征在于，具有：

电平数比较电路，将输入数据的预定多个位中的第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平，输出构成输出数据一部分的第一数据；

迁移数减少电路，包含位反转电路，根据第一数据，使8位的编码后的输入数据内的预定4位反转，由此减少输入数据的相邻2位间的迁移数，输出8位的第二数据；

DC平衡电路，根据第一及第二数据，实现10位的输出数据中第一电平位数和第二电平位数的平衡，输出构成输出数据一部分的第三数据，上述DC平衡电路包含：寄存器，该寄存器为4位，用于存储输入数据中第一电平位数和第二电平位数差的一半的履历；电平数差计算电路，计算第二数据中第一电平的位数和第二电平的位数差的一半；条件判定电路，接收第一数据、从上述寄存器输出的数据和从上述电平数差计算电路输出的数据，形成条件数据；位反转电路，根据条件数据，使从上述电平差计算电路输出的数据反转；加法电路，计算第一数据、从上述寄存器输出的数据和从上述位反转电路输出的数据之和，并输出到上述寄存器中；以及

输出反转电路，根据第三数据，决定是否反转第二数据，并将结果输出，构成输出数据一部分的第四数据。

7、根据权利要求6所述的半导体集成电路，其特征在于，上述电平数差计算电路除了接收从上述迁移数减少电路输出的第二数据以外，还接收输入8位的输入数据内的预定4位。

8、一种半导体集成电路，将8位的输入数据编码成10位的输出数据，其特征在于，具有：

电平数比较电路，将输入数据的预定多个位中第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平，输出构成输出数据一部分的第一数据；

迁移数减少电路，包含位反转电路，根据第一数据，使8位的编码后的输入数据内的预定4位反转，由此减少输入数据的相邻2位间的迁移数，输出8位的第二数据；

DC平衡电路，根据第一及第二数据，计算10位的输出数据中第一电平位数和第二电平位数的平衡，按照该计算结果，输出表示是否反转应该输出的数据的第三数据，该第三数据构成输出数据的一部分，上述DC平衡电路包含电平数差计算电路，用于计算第二数据中第一电平的位数和第二电平的位数差的一半，上述电平数差计算电路，除了接收第二数据以外，还接收8位输入数据内的预定4位；以及

输出反转电路，根据第三数据，决定是否反转第二数据，并将结果输出，构成输出数据一部分的第四数据。

9、根据权利要求1～3、6、7、8中任一项所述的半导体集成电路，其特征在于，上述迁移数减少电路包含：

在上述第一电平位数大于预定值时使输入数据的相邻2位间的迁移数减少的第一电路，或在上述第二电平的位数大于预定值时使输入数据的相邻2位间的迁移数减少的第二电路，

根据从上述电平数比较电路输出的第一数据，使包含在从上述第一或第二电路输出的数据中的8位内的预定4位反转的位反转电路，

上述第一电路或上述第二电路进行并行处理，由此减少串联连接的XOR门或XNOR门的级数。

10、一种半导体集成电路，将8位的输入数据编码成10位的输出数据，其特征在于，具有：

电平数比较电路，将输入数据的预定多个位中第一电平的位数和第二电平的位数相比较，根据在输入数据的预定7位内4位以上是否是第一电平，输出构成输出数据一部分的第一数据；

迁移数减少电路，根据第一数据，减少输入数据的相邻2位间的迁移数，输出8位的第二数据，所述迁移数减少电路包含：在上述第一电平位数大于预定值时使输入数据的相邻2位间的迁移数减少的第一电路，或在上述第二电平的位数大于预定值时使输入数据的相邻2位间的迁移数减少的第二电路，和根据第一数据，使包含在从上述第一或第二电路输出的数据中的8位内的预定4位反转的反转电路，上述第一电路或上述第二电路进行并行处理，由此减少串联连接的XOR门或XNOR门的级数；

DC平衡电路，根据第一及第二数据，计算10位的输出数据中的第一电平位数和第二电平位数的平衡，按照该计算结果，输出表示是否反转应该输出的数据的第三数据，该第三数据构成输出数据的一部分；以及

输出反转电路，根据第三数据，决定是否反转第二数据，并将结果输出，构成输出数据一部分的第四数据。

11、根据权利要求10所述的半导体集成电路，其特征在于，在上述第一或第二电路中，串联连接的XOR门或XNOR门的级数最大是3级。

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