TW515084B - Semiconductor integrated circuit - Google Patents

Description

515084 A7 __B7__ 五、發明説明（1 ) 【技術領域】 (請先閲讀背面之注意事項再填寫本頁) 本發明一般爲關於半導體積體電路，尤其，關於實現 將數位影像訊號高速傳輸所用之符號化電路之半導體積體 電路。 【背景技術】 數位影像訊號之高速傳輸方式之一，有DVD ( Digital Visual Interface )規格。於下面，將此規格稱爲「 D V I規格」，將關於此規格之規格書稱爲「D V I規格 書 」 。 D V I 規格書 係可從 http://www.ddwg.org/downloads.html 得到。於本發明所使用 之符號化方式，係規定於D V I規格書Rev. 1.0之2 8及 .29頁。於下面，將此符號化方式稱爲「DVI符號化方 式」。關於成爲D V I符號化方式基礎之電路，係記載於 UAP 第 6026124 號。 經濟部智慧財產局員工消費合作社印製 Lk 第1圖〜第3圖，係表示D V I符號化方式之流程圖 。於D V I規格所使用之傳輸方式，係於發送側，將關於 影像資料之各個R G B ( Red，Green，Blue )之各個8位元之 輸入資料符號化爲1 0位元，傳輸將其並聯1 0位元之資 料串聯化，對於其等相加時脈訊號之4個差動對訊號之方 式。 D V I符號方式，係將8位元之輸入資料符號化爲 1 0位元將訊號相鄰位元間之遷移機率加以最小化，與此 同時求取“ Η ”電平（於以下有時記述爲“ 1 ” ）之位元 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ 4 _ 515084 A7 B7 五、發明説明（2 ) 數與“ L ”電平（於以下有時記述爲“ 〇 ” ）之位元數均 衡。藉在相鄰位元間之遷移機率加以最小化，將並聯1 〇 位元之資料串聯化傳輸時，資料之電平變化之次數就變少 ，可減低多餘電磁波之釋出。又，藉取得“ Η ”電平之位 元數與“L”電平之位元數均衡，於差動對所傳輸之訊號 ’對（pair )間之直流性偏移將變少。 具體爲於單位時間將8位元之影像資料D〈 〇 : 7〉 輸入1字元（charactor )分，將1 〇位元之資料 Q_〇ut 〈0:9〉輸出TMDS字元分。所謂 T M D S ( Transition Minimized Differential Signaling )， 係成爲D V I規格基礎之符號化方式，所謂τ M D S字元 ，係表示被符號化之1 0位元分之資料。此符號化，係訊 號D E爲“ Η ”電平時所成。

Cnt (t)係爲了保持在連續之複數TMDS字元 內之“ 1 ”個數和“ 0 ”個數之均衡，於時刻t保持於內 部暫存器之値，是從“ 1 ”個數減去“ 〇 ”個數之値與時 刻（t 一 1)之內部暫存器之値Cnt (t — 1)之和。 例如，於時刻t之訊號爲「1 0 1 1 〇 〇 〇 〇 〇 1」時， 將從“ 1 ”之數4減去“ 0 ”數6之「一 2」加於時刻（ t 一 1)之內部暫存器之値Cnt (t - 1)之値將變成 C n t ( t ) 〇 按，於第1圖〜第3圖，Νι { χ }係多位元之變數χ 中計算含有多少“ 1 ”之式。同樣，N。{ X }係多位元之 變數X中計算含有多少“ 0 ”之式。又，q _ m「i」（ 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇X 297公釐） ----II丨_rfl, (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 515084 A7 ___B7 _ 五、發明説明（3 ) i = 〇、1、2.....7 )係施加處理使相鄰位元間 之遷移數變少之結果。 關於相鄰位元間之遷移數，就將「1 0 0 1 〇 〇 1 〇 」8位元之輸入資料爲例說明。將輸入資料從左到右依序 觀看時，因從“ 1，，到“ 0，，，或，從“ 〇，，到“ 1，，之 値遷移部分有5處，所以相鄰位元間之遷移數將變成5。 又’ d_out 「〇 : 9」，係表示爲了再取得DC均衡 施加處理之1 0位元被符號化之輸出資料。 如第1圖之步驟S 1 〇 1所示，依據DV I規格書時 ，爲了使訊號之遷移機率成爲最小化，計數8位元之輸入 資料之“ Η ”電平之位元數，需要判別屬於「“ Η ”電平 之位元數爲較4個多時，或，第〇位元爲“L”電平，且 “ Η ”電平之位元數爲4個之情形」，與並非如此之情形 〇 若“ Η ”電平之位元數爲少時，如第1圖之步驟 S102所示，因使用XOR ( exclusive 〇R )閘之符 號化，就可減少相鄰位元間之遷移數。又，若“ Η ”電平 之位元數爲多時，如第1圖之步驟S 1 〇 3所示，因使用 X Ν 0 R ( exclusive N〇R )閘之符號化，就可減少相 鄰位元間之遷移數。 於DVI規格書實現第1圖之步驟S101之電路， 係如第4圖所示，可組合位元限幅加法器（slice adder ) 2，與條件判別電路3實現。但是，此電路係直到最終結 果求到爲止必須通過之閘段數爲多，所以訊號處理會花費 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 7^ -----U丨_-rtt- (請先閲讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 515084 Α7 Β7 五、發明説明（4 ) 時間。例如，使用通常之CMO S方式邏輯電路時，於全 加法器（F A ) 7〜1 0，所輸入之訊號，必須通過爲了 求取提高位數訊號C所需之2段閘，求取和訊號S之3段 閘’於半加法器（Η A ) 4〜6，所輸入之訊號，係必須 通過爲了求取提高位數訊號C所需之2段閘，求取和訊號 S之2段閘。因此，位元限幅加法器2之輸入資料，係直 到達到條件判別電路3必須通過最大1 〇段閘。爲了得到 最終結果，此輸入資料，係於條件判別電路3必須再通過 數段閘。 又’如第1圖之步驟S102，S103所示，依據 D V I規格時，取輸入資料之第〇位元與第1位元之 XOR或XNOR，其以後，藉進行其計算結果與相鄰位 元之X OR或XN OR之處理，使遷移數變少。進行此動 作之電路，係按照D V I規格書之解釋時，就變成如第5 圖所示之電路。於此電路，XN OR閘1 1 a〜1 1 g與 X〇R閘1 2 a〜1 2 g配置成並聯，在後段之選擇器 1 3選擇任一之結果。此電路也具有直到決定最後之位元 所通過之閘段數爲多之缺點。 接著，依據DV I規格時，於第2圖之步驟S 1 0 6 及S 1 〇 7，進行判斷取得輸出碼之D C性均衡。具體爲 進行判斷於時刻（t 一 1 )內部暫存器之値C n t ( t — 1 )爲正或負或零。又，關於進行減少相鄰位元間之遷移 數之處理後8位元之訊號Q _ ΠΊ「0 : 7」，係分別計數 “ Η ”電平之位元個數與“ L ”電平之位元個數，進行判 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） ----卜 Llf I (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 515084 A7 __—__B7 _ 五、發明説明（5 ) 斷“ Η ”電平之位元數者爲多，或“ L ”位元之位元數者 爲多，或，“ Η ”電平之位元數與“ L ”電平之位元數相 等。 接受其結果，於第2圖之步驟S 1 1 0及S 1 1 1與 第3圖之步驟s 1 1 2及S 1 1 3，決定輸出資料 out 「〇:9」之値，使可取得DC均衡，並且， 進行內部暫存器之更新。進行與此動作相近之動作之電路 ’爲揭示於USP第6026124號之第7B圖。第6 圖係用來說明依據此之電路動作所用之簡化方塊圖。 首先，將被符號化之訊號Q_m「0 : 7」分爲各2 位元，使相鄰位元間之遷移數變少。關於各個位元之組， 以“ 1 1 ” “ 0 0 ”檢測電路1 4 a〜1 4 d評價位元 .値爲“ 1 1 ”或“ 0 〇 ” 。若2位元之組之値爲“ 〇 1 ” 或“ 1 0 ”時，在其2位元內已經取得D C均衡所以加以 忽視。接受其結果，計數器1 5及1 6爲分別計數“ 1 1 ”與“ 0 0 ”之數。將2個計數器之計數値差以減法器 1 7 a及1 7 b計算，將其結果與內部暫存器之値Q_m ^ 8」値將由條件判定電路1 8加以評價。依據於條件判 定電路1 8之評價結果，將減法器1 7 a與1 7 b內之任 一輸出値以選擇器1 9選擇，將其輸出値與條件判定電路 1 8輸出値與記憶於4位元暫存器2 1値之和以4位元加 法器2 0求取，而更新記憶於4位元暫存器2 1之値，並 且，輸出表示是否將最終性符號化結果反相之訊號 q — 〇 u t「9」。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _ g _ ----ul—rf ! (請先閲讀背面之注意事項再填寫本頁) -?·!» 經濟部智慧財產局員工消費合作社印製 515084 A7 B7 五、發明説明（6 ) 此電路，係因接受減少遷移數電路之輸出而動作，所 以有直到最終結果求取到之時段需要花時間之缺點。 (請先閱讀背面之注意事項再填寫本頁) 【發明之揭示】 於此，鑑於上述情形，本發明之目的係提供一種半導 體積體電路，其係實現克服於D V I符號化方式之上述缺 點，以少硬體量高速地，且低消費功率進行所需之符號化 電路。 爲了解決上述問題，關於本發明第1觀點之半導體積 體電路，係接受8位元之輸入資料，調查該輸入資料之各 位元之電平，以判別第1電平之位元數爲多或第2電平之 位元數爲多之電平數比較電路，具有：依包含於輸入資料 之7位元內之第1電平之位元數是否4位元以上來切換輸 出狀態之電平數比較電路，接受電平數比較電路之輸出， 以減低輸入資料之相鄰位元間之遷移數之遷移數減低電路 經濟部智慧財產局員工消費合作社印製 ，與接受電平數比較電路與遷移數減低電路之輸出，取得 於1 0位元之輸出資料之第1電平之位元數與第2電平之 位元數之均衡所用之D C均衡電路，依據D C均衡電路之 輸出，反相遷移數減低電路之8位元輸出之輸出反相電路 〇 於習知之電平數比較電路，係接受8位元之輸入資料 而判斷條件來切換輸出狀態。與此相對，關於依據本發明 之第1觀點之半導體積體電路之電平數比較電路，因以7 位元即可實現同等機能，所以電路面積或消費功率之點， -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 515084 A7 B7 五、發明説明（7 ) 較習知更有利。 關於本發明之第2觀點之半導體積體電路，係接受8 位元之輸入資料，調查該輸入資料之各位元之電平，判別 第1電平之位元數爲多或第2電平之位元數爲多之電平數 比較電路，與接受電平比較電路之輸出，以減低輸入資料 之相鄰位元間遷移數之遷移數減低電路，具有：包括反相 電平數比較電路之8位兀輸出中之既定4位兀之位元反相 電路之遷移數減低電路，與接受電平數比較電路與遷移數 減低電路之輸出，取得於1 〇位元之輸出資料之第1電平 之位元數與第2電平之位元數之均衡所用之D C均衡電路 ，與依據D C均衡電路之輸出，使遷移數減低電路之8位 元之輸出相反之輸出反相電路。 關於本發明之第3觀點之半導體積體電路，係接受8 位元之輸入資料，調查該輸入資料之各位元電平，判別第 1電平之位元數爲多或第2電平之位元數爲多之電平數比 較電路，與接受電平比較電路之輸出，以減低輸入資料之 相鄰位元間遷移數之遷移數減低電路，與接受電平數比較 電路與遷移數減低電路之輸出，爲了取得於1 0位元之輸 出資料之第1電平之位元數與第2電平之位元數之均衡所 用之D C均衡電路，具有：爲了記憶於符號化電路輸出之 第1電平之位元數與第2電平之位元數差數一半履歷之4 位元分所用之暫存器，與計算於遷移數減低電路輸出之第 1電平位元數與第2電平位元數差數一半所用之電平數差 計算電路，與製作接受電平數比較電路與暫存器與電平數 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---- (請先閲讀背面之注意事項再填寫本頁)

-、1T b. 經濟部智慧財產局員工消費合作社印製 515084 A7 B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 差計算電路之輸出來反相電平數差計算電路之輸出所用訊 號之條件判別電路，與接受條件判別電路之輸出使電平數 差計算電路之輸出反相之位元反相電路，與包括計算電平 數比較電路與暫存器與位元反相電路輸出之和而輸出於暫 存器之加法電路之D C均衡電路，與依據D C均衡電路之 輸出，使遷移數減低電路8位元輸出反相之輸出反相電路 〇 於習知之D C均衡電路，爲了決定給與加法電路之値 ，必須進行2個判斷。與此相對，依據關於本發明之第3 觀點之半導體積體電路之D C均衡電路時，只要判斷條件 判定電路爲使電平數差計算電路之輸出是否使其反相或不 使其反相之一個條件，就可求得給與加法電路之値。 經濟部智慧財產局員工消費合作社印製 關於本發明之第4觀點之半導體積體電路，係接受8 位元之輸入資料，調查該輸入資料之各位元之電平，判別 第1電平之位元數爲多或第2電平之位元數爲多之電平數 比較電路，與接受電平數比較電路之輸出，以減低輸入資 料之相鄰位元間遷移數之遷移數減低電路，與接受電平數 比較電路與遷移數減低電路之輸出，爲了取得於1 〇位元 之輸出資料之第1電平之位元數與第2電平位元數之均衡 所用之D C均衡電路，具有：包括計算於遷移數減低電路 輸出之第1電平數與第2電平位元數之差數一半所用之電 平數差計算電路，電平數差計算電路，爲除了遷移數減低 電路之輸出之外，輸入遷移數減低電路之8位元輸出資料 中之4位元分，D C均衡電路，與依據D C均衡電路輸出 本紙張尺度適财關家鮮（CNS ) A4· ( 210X297公釐)ΓΪΤΤ " ~ 515084 A7 B7 五、發明説明（9 ) ，使遷移數減低電路之8位元輸出反相之輸出反相電路。 關於本發明之第5觀點之半導體積體電路，係接受8 位元之輸入資料，調查該輸入資料之各位元電平，判別第 1電平之位元數爲多或第2電平之位元數爲多之電平數比 較電路，與接受電平數比較電路之輸出，以減低輸入資料 之相鄰位元間之遷移數之遷移數減低電路，具有：於8位 元之輸入資料，若第1電平之位元數爲多時，減低相鄰位 元間遷移數之第1電路，與於8位元之輸入資料，若第2 電平位元數爲多時，就減低相鄰位元間遷移數之第2電路 ，與包括接受電平數比較電路之輸出切換第1電路與第2 電路輸出之選擇器，藉進行第1電路及/或第2電路之並 聯處理’減少了連接成串聯之X〇R閘或X N〇R閘段數 之遷移數減低電路，與接受電平數比較電路與遷移數減低 電路之輸出，爲了取得於1 〇位元輸出資料之第1電平位 元數與第1電平位元數之均衡所用之D C均衡電路，與依 據D C均衡電路輸出使遷移數減低電路之8位元輸出反相 之輸出反相電路。 關於本發明之第6觀點之半導體積體電路，係接受8 位元之輸入資料，調查該輸入資料之各位元電平，判別第 1電平位元數爲多或第2電平位元數爲多之電平數比較電 路’與接受電平數比較電路之輸出，以減低輸入資料之相 鄰位元間遷移數之遷移數減低電路，具有：於8位元之輸 入資料若第1電平位元數爲多時，減低相鄰位元間遷移數 之第1電路，或，於8位元之輸入資料若第2電平位元數 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -12- 515084 A7 B7 五、發明説明（10) (請先閲讀背面之注意事項再填寫本頁) 爲多時減低相鄰位元間遷移數之第2電路，與包括依據電 平數比較電路之輸出使第1電路或第2電路之8位元輸出 之中反相4位元分之位元反相電路，藉第1電路或第2電 路進行並聯處理，減少了連接成串聯之X〇R閘或 XNOR閘段數之遷移數減低電路，與接受電平數比較電 路與遷移數減低電路之輸出，於1 0位元之輸出資料爲了 取得第1電平位元數與第2電平位元數之均衡所用之D C 均衡電路，與依據D C均衡電路之輸出，使遷移數減低電 路之8位元輸出反相之輸出反相電路。 於以上，第1電平係表示“ Η ”電平與“ L ”電平中 之一方，第2電平係表示“ Η ”電平與“ L ”電平中之另 方。 【實施發明之最佳形態】 首先，將關於本發明一實施例之半導體積體電路所使 用之演算法（algorithm )使用流程圖說明，然後，關於爲 了實現演算法之半導體積體電路之構成說明之。 經濟部智慧財產局員工消費合作社印製 (1 )演算法之說明 本發明係注目於第1圖〜第3圖所示之DV I符號化 方式之流程與邏輯上等値之流程，也可由第7圖與第8圖 所示流程實現，及，依據第7圖與第8圖之流程圖構成電 路時，將第1圖〜第3圖之流程圖仍直接電路化之情形比 較效率更良好，以少的硬體資源可實現高速且低消費功率 本紙張尺度適用中國國家標準（CNS )74規格（210X297公釐） ao ' 515084 第90111989號專利申請案

91年7月修正 A7 B7 (請先閱讀背面之注意事項再填寫本頁) 之電路所完成。與第1圖〜第3圖所示流程圖比較’第7 圖與第8圖所示之流程圖，因可共通化之部分儘量共通化 ，使訊號分岐時所進行之處理變少，曉得用少硬體資源就 可實現。 首先，第1圖之步驟S101〜S103 ，係可置換 爲第7圖之步驟S501〜S504。 (步驟S 5 0 1之說明） 步驟S501 ，係將第1圖之步驟S101 ，與步驟 S 1 0 2及將代入於S 1 0 3之Q _ m「8」値部分一倂 進行處理之步驟。因將於步驟S 1 0 1進行之條件判斷置 換爲如步驟S 5 0 1所示條件，就可將訊號處理有效率化 〇 亦即，於第1圖之步驟s 1 0 1 ，雖然使用下記判別 條件，

Ni{D}>4 OR (Ni{D}- = 4 AND D[0] = = 0) 經濟部智慧財產局員工消費合作社印製 但是於第7圖之步驟S 5 0 1 ，係使用與此等値之下 記條件。 ^{〇「0:7」}> = 4 (步驟S502〜S504之說明） 於步驟S 5 0 2 ，使用於第1圖之步驟S 1〇2同樣 之計算式求取q — m「0 : 7」。但是，於具體電路化雖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14 - 515084 A7 _____B7_ 五、發明説明（12) (請先閲讀背面之注意事項再填寫本頁) 然再進行效率化，但是關於此將後述。又，於步驟 S502，也可變更爲並非步驟S102而使用與步驟 S103同樣之計算式。 茲一倂說明步驟S502〜S504。 如第1圖〜第3圖之流程圖實現之電路，係使用8位 元分之XOR之編碼器（相當於步驟S 102)，與使用 8位元分之XNOR之編碼器（相當於步驟S 10 3)， 與選擇其等2個編碼器內之1個結果之8位元選擇器（相 當於步驟S 1 0 1 )所構成。然而，做同樣動作之電路， 係使用8位元分之XOR編碼器，與可只以4位元分之反 相電路構成。因爲，成爲（使用8位元分之XOR之編碼 器之結果）+ (4位元反相）=(使用8位元分之 X N〇R之編碼器之結果）所致。具體地，於 (Ni {D「0 : 7」} > = 4)時，成立下式。 q—m[0] = D[0] q_m[l] = q一m[0]㊉ D[l] q.m[2] = q.m[l]0D[2] 經濟部智慧財產局員工消費合作社印製 qjn[7] = q一m[6]㊉ D[7] q一m[8] = 0 將這些式寫下時，就變成如下。 -15· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 515084 A7 B7 五、發明説明（13) q-m[0] = D[0] q—m[l] = t)[l]㊉ D[0] q—m[2] = D[2]㊉ D[l]㊉ D[〇i (請先閱讀背面之注意事項再填寫本頁) q—m[3] = I)[3]㊉ D[2]㊉ q_m[4] = D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q—m[5] = D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q—m[6] = D[6]㊉ D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q—m[7] = D[7]㊉ D[6]㊉ D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] i q—m[8] = 0 • · · (1) 於此，對於偶數次之x N〇R演算’利用下式關係成 立時，

A0B0C = A®^C 式（1 )，將變形爲如下。 經濟部智慧財產局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 515084 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（Μ) q_m[0] = D[0] q 一m[l] = D[l]㊉ D[0] q_m[2] = D[2]㊉ D[l]㊉ D[0] q 一m[3] = D[3]㊉ D[2]㊉ D[l]㊉ D[0] q一m[4：| = D[4]㊉ D[3]㊉ D[2]㊉ D[l] Θ D[0] q—m[5] = D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l] Θ D[0] q 一m[6] = D[6]㊉ D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q 一m[7] = D[7] Θ D[6] 0 D[5] 0 D[4] Θ D[3] 0 D[2] 0 D[l] 0 D[0] q 一m[8] = 0 (2) 另者，（Ni {D「〇 : 7」} <4)時，將成立下式 q 一 m[0] = D[0] q—m[l] = q—m[0]㊉ D[l] qjn[2] = q—m[l]®E^2] • · · q_m[7] = q 一m[6]㊉ D[7] q_m[8] = 1 將這些式寫下時，就變成如下。 表紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 17 ----:___rfίlil—----0 (請先閲讀背面之注意事項再填寫本頁) 515084 A7 B7 五、發明説明（ q__] = D[0] q 一 m[l] = D[l]㊉ D[0] q—m[2] = D[2]㊉ D[l]㊉ D[0] (請先閲讀背面之注意事項再填寫本頁) q 一 m[3] = D[3]㊉ D[2]㊉ D[l]㊉ D[0] q一 m[4] = D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q一m[5] = D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q—m[6] = D[6]㊉ D[5]㊉ D[4]㊉ D[3]㊉ D[2] Θ D[l]㊉ D[0] q_m[7] = D[7]㊉ D[6]㊉ D[5]㊉ D[4]㊉ D[3]㊉ D[2]㊉ D[l]㊉ D[0] q_m[8] = 1 • · · ( 3 ) 比較式（2)與式（3)時，其差係除了 Q_m「8 」之情形，只有i爲奇數之位元（以下，稱爲奇數位元） 之Q _ m「i」反相而已。因此，不必進行於第1圖之步 驟S 1 〇 1之情形分別與於步驟S 1 〇 3之計算，只進行 於步驟S 1 〇 2之X〇R之計算求到q _ m「〇 : 8」之 後，曉得只要進行第7圖之步驟S 5 0 3及S 5 0 4之計 算就足夠。 經濟部智慧財產局員工消費合作社印製 如以上，於本發明，習知技術之第1圖之步驟 S101〜S103，爲置換爲於第7圖之步驟S501 〜S 5 0 4 〇 (步驟S50 5及S506之說明） 第7圖之步驟S505及S506，係與第1圖之步 驟S104及S105相同。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 515084 A7 B7 五、發明説明（16) (步驟S507及S514之說明） 第8圖之步驟S507〜S514，係對應於第2圖 與弟3圖之步驟S 1 〇6〜S 1 1 3。 依據步驟S110〜s113時，爲了更新計數器之 値’需要將下記4個式因應條件分開使用。

Cnt(t) = Cnt(t -1) + - N〇 - 2(- q^m[8])

Cnt(t) = Cnt(t -1) + N0 - N! + 2. q_m[8]

Cnt(t) = Cnt(t-l) + NrN0

Cnt(t) = Cnt(t -1) - N1 + N0 於此，N !係表示N i { q — m「0 ·· 7」} ，N 〇係 表示N〇{q_mr〇:7」}。 於上式’因Q _ m「8」，係0或1 ，所以變成如下 〇

Cnt(t) = Cnt(t-l) + N1-N〇-2 Cnt(t) = Cnt(t· 1) + 1^0-1^ +2 Cnt(t)=Cnt(t-l) + NrN0 Cnt⑴ + 於此，於2進制數之n位元之減法，由使用補數之演 算可表示爲如下。 —A =〜A + 1 記號“〜A ” ，係表示A之所有位元之反相。例如A =1 時，變成一 A = — 1 = 1 1 1 1，〜A+l=〜（ 0001)+1 = 1110 + 1 = 111 1。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ·以· -- (請先閲讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 515084 A7 B7 五、發明説明（17) 此事，與1^。與1^1之差因一定變成偶數所以利用可將 式全體以2除之’將Cn t/2改寫成hXn t時就變成 (請先閲讀背面之注意事項再填寫本頁) 下式。 hCntOhCnKt-lH—W hCnt(t) = hCnt(t -1) + N0NX +1 hCnt(t) = hCnt(t -1)+- N0N, +1 hCnt(t) = hCnt(t-l) + N0N1 於此，爲N。N i = ( N 〇 - N、）/ 2。像這樣，計數 値h C n t之計算，係可用全反相· 1位元加法·全加法 之3個演算實現。 茲關於步驟S 1 1 〇〜S 1 1 3各條件之計算詳細說 明如下。於步驟S 1 1 〇，進行如下計算。 hCnt(t) = hCnt(t -1) - N0NX - (~ q^m[8]) =hCnt(t -1)+ 〜NoR +1 -卜 q一m[8]) 經濟部智慧財產局員工消費合作社印製 於此，最後之“ 1 —(〜q _ m「8」）”之項因Q _m「8」爲0時就變成0，q_m「8」爲1時變成1 ，所以可置換爲q_m「8」。因此，上式可表示如下。 hCnt( 1 ) = hCnt(t-1) +〜N〇Ni + q m 「8」 又，步驟S 1 1 1係可置換爲如下。 hCnt(t) = hCnt(t-l) + N〇Ni + q m「8」 並且’步驟S 1 1 2，係可置換爲如下。 hCnt(t) = hCnt(t-l) + N〇Ni 所以執行步驟S 1 1 2之條件，係觀看步驟S 1 0 9 就淸楚Q 一 ni「8」爲0之情形。所以，無妨也可將 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 2〇 515084 A7 ____B7 五、發明説明（18) hCnt (t)之計算式置換爲如下。 hCnt(t) = hCnt(t-l) + N〇Ni + q m「8」 又，關於步驟SI 13，可表示如下。 hCnt(t) = hCnt(t-l) +〜ΝοΝι 然而，若與步驟S 1 1 2之情形同樣之想法時，因這 §十算只有q _ πι「8」爲1時才執行，所以可表示如下。 hCnt(t) = hCnt(t-l) +〜N〇Ni + q一m「8」 藉進行這些式之變形，因步驟S 1 1 〇與步驟 S 1 1 3，步驟s 1 1 1與步驟S 1 1 2就變成可使用完 全同式計算，所以計算式可單純化爲如下2式。 (N.N, >1 hCnt = hCnt + 二 + q一m[8] 於此，執行步驟S110與S113時，反相NqNj ’執行步驟S 1 1 1與S 1 1 2時就不反相NoNi。於第 8圖，於步驟S 5 0 7計算N 〇 N i，在步驟S 5 0 8判別 是否反相NoNx與否。因應其結果，於步驟S509不反 相N Q N i，於步驟S 5 1 0反相N 〇 N i，於步驟S 5 0 9 計算h C n t ( t )之値。 茲就於步驟S 5 0 9與S 5 1 0所使用之迄今未說明 之關於q _ m「9」値說明如下。此値係最終，於步驟 S513及S5 14直接代入於q — out 「9」之値， 所以，第2圖之步驟S110及S111 ，與第3圖之步 驟S108所使用2Q_out 「9」爲等値。依序觀看 値時，於步驟S1 10，q_ou t 「9」爲〇。並且， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）· _ ----ί—f — (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 515084 A7 B7 五、發明説明（19) 於步驟SI 1 1，Q 一 ou t 「9」爲1。接著，於步驟 S108，對於Q_〇ut 「9」代入〜Q_m「8」。 (請先閲讀背面之注意事項再填寫本頁) 依據Q_m「8」値’因執行步驟S 1 1 2或執行步 驟S 1 1 3流程就會不同，所以關於任一情形進行檢討。 於步驟S112，因Q_m「8」爲0，所以q_〇ut 「9」將變成1。於步驟3113，因（1_111「8」爲1 ，所以Q_out 「9」將變成〇。此仍與NoNi之反相 條件同樣，曉得使用步驟S 1 1 0與S 1 1 3同樣之 Q_〇ut 「9」値，步驟S111與S112爲使用同 樣之Q _ out 「9」値。 經濟部智慧財產局員工消費合作社印製 接著，於第8圖之步驟S5 12〜S5 14，決定最 終輸出値之q _ 〇 u t 「0 ·· 9」。於步驟S 5 1 2判別 Q_m「9」爲0或1，因應其結果，於步驟S513將 Q_m「〇 : 9」直接作爲Q — 〇u t 「〇 : 9」輸出， 於步驟S5 14反相Q_m「0 : 7」作爲q_ou t 「 〇 : 7」輸出。這些之不同’係是否反相Q — m「0 : 7 」與否。關於此，於第2圖與第3圖中，以步驟S 1 0 6 與S107將條件分岐之步驟S108，S110， Sill之3處所決定其値。但是，求取Q — 〇ut 「9 」値時同樣，於步驟S 1 0 8所代入之値，結果因依存於 Q — m「8」，所以於步驟S 1 0 9分岐後之步驟 S112與S113究竟執行那一來決定。 依序，就Q_m「0 : 7」是否反相進行檢討。於步 驟s 1 1 1，反相Q _ m「0 : 7」。於步驟S 1 1 2， 本紙張尺度適用中周國家標準（CNS ) μ規格（210X297公釐）_ 22 - 515084 ，修正Μ月"曰補充 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（>0 因Q _ m「8」爲0，所以反相Q — m「0 : 7」。於步 驟S 1 1 3 ，因q _ m「8」爲1 ，所以不反相Q — m「 0:7」。亦即，即使決定Q 一 〇 u t 「0 : 9」時，步 驟S110與S113，步驟Sill與S112，曉得 也可以分別進行同樣處理。 如以上，於本實施形態，屬於習知技術之第2圖與第 3圖之步驟S 1 〇 6〜S 1 1 3係置換爲於第8圖之步驟 S 5 0 7〜S 5 1 4。按’第7圖與第8圖所不之演算法 ，係爲了對應下面所說明之第1 0圖之電路構成雖然具有 冗餘部分，但是只考慮演算法之流程圖（後半部），係如 第9圖所示，變成更簡單者。 圖9係於圖8所示流程圖中，省略爲對應圖1 〇所示電路 構成而成爲冗長部分而簡化之圖。於圖8所示流程圖中，執 行步驟S509之時，經過步驟S511及判斷步驟S512,必然執行 步驟S513。另一方面，於執行步驟S510時必然執行步驟 S514。圖9中，集合圖8之步驟S 509及S513而成 爲S5 20，集中圖8之步驟S510及S514而成爲步驟S521。 由此，省略圖8之判斷步驟S5 12,簡化演算法。 (2)半導體積體電路之說明 第1 0圖係將第7圖與第8圖之流程圖電路化之方塊 圖。茲參照第1 0圖，將關於本發明一實施形態之半導體 積體電路所實現之符號化電路之構成說明如下。 首先，8位元之輸入資料D「〇 : 7」中，從第2位 元到第8位元之7位元分之訊號D「1 ·· 7」，爲供給於 本紙張尺度適用中.國國家標準（CNS ) Α4規格（21〇X297公釐） -23 - (讀先閱讀背面之注意事項再填寫本買) 裝· 訂 515084

五、發明説明（>1 電平數比較電路2 2。電平數比較電路2 2係計數被供給 之7位元資料中之"H”電平之位元數，判斷其位元數爲較4爲 大或小而發生輸出。其輸出係除了加於遷移數減低電路23 及DC均衡電路2 4之外，作爲Q _ 〇 u t 「8」被輸出。 與其之外，8位元之輸入資料D「0:7」，將供給於遷移 數減低電路23。於此依據符號化之結果與電平數比較電路 22之輸出，$俞出減低相鄰位元間之遷移數之8位元資料。遷 移數減低電路23之輸出，係加於輸出反相電路25。輸出反 相電路2 5係依據D C均衡電路2 4之輸出，將所有位元 直接或反相，作爲q — out 「〇 ·· 7」輸出。又，遷移 數減低電路2 3之輸出，也加於D C均衡電路2 4。 DC均衡電路24,係遷移數減低電路23之輸出資料與 輸入資料D「0:7」之中，變數爲奇數之位元資料D「1」，D「 3」，D「5」，D「7」與，接受電平數比較電路22之輸出，計算 現在資料之DC均衡，與保持於內部暫存器之過去所輸出之 資料之DC均衡一倂求取計數器之値，將其値作爲新値保持 於暫存器，並且，在其時點將表示所輸出之資料反相或不 反相之輸出訊號供給於輸出反相電路2 5。 又，D C均衡電路2 4係D E訊號爲“ L ”時，淸除 4位元之內部暫存器之値。按，D E訊號爲“ L ”時，雖 然需要輸出爲了取得稱爲C 〇 m m a之同步所插入之特殊 資料，但是，本發明因D E訊號爲“ Η ”電平時之符號化 電路之貫·現方法作爲問題，所以關於生成C 〇 m m a所用 之電路則加以省略。如以上，進行依據D V I規格之符號 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、τ 經濟部智慧財產局員工消費合作社印製 24- 515084

'll· A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（瘁 化。第7圖與第8圖之流程圖’與第1 0圖之方塊圖之對 應係如下。 第7圖之歩驟S 5 0 1 :第1 0圖之參照號碼2 2 第7圖之步驟S 5 0 2 :第1 0圖之參照號碼2 3 第7圖之步驟s503 ，S504 :第1 ◦圖之參照 號碼2 6 第8圖之步驟s 5 0 7 :第1 0圖之參照號碼2 7 第8圖之步驟S 5 0 8 :第1 0圖之參照號碼2 8 第8圖之步驟S509，S510:第1 0圖之參照號碼2 9 第8圖之步驟S511:第1 0圖之參照號碼3 0，3 1 第8圖之步驟S5 12〜S5 14 :第1 0圖之參照號碼2 5 關於第1 0圖所示各部之動作，再詳細說明。 首先，關於電平數比較電路2 2說明如下。於敏^ % (圖 之流程圖，爲相當於步驟S 5 0 1之部分。 電平數比較電路2 2，係計數輸入資料中之“ η，， 電 平之位元數，而判斷是否具有4個以上之電路。依據 D V I規格書時，規定爲如下。 Ni{D}>4 OR (N1 { D } = = 4 AND D「0」= = 0) 所以，評價8位元之輸入資料D「7 : 〇」，&/ 須檢 出“ Η ”電平之位元數爲較4個爲多之情形，與d 「Q 爲“ L ”電平時之“ Η ”電平之位元數爲4個之情形。伯 是，此條件也可變形爲不必評價D「〇」之位元。亦_ ~ 上式係與下式等値。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） =25 - '~~" (請先閲讀背面之注意事項再填寫本頁〕 -裝 -訂· 線 515084 A7 B7 五、發明説明（23) 1^{0「1:7」}> = 4 (請先閲讀背面之注意事項再填寫本頁) 因此’在D「1 : 7」之7位兀之輸入資料之中，只 要判斷“ Η ”電平之位元數是否4以上即可。藉使用此式 ，評價所需之位元數將變成少1位元。又，從D「〇」値 之情形所分者之情形也可以不分，所以，就不需要條件判 斷電路，具有電路規模變小電路動作變成高速之益處。 於第1 1圖係表示將此演算法作爲具體電路所構成之 例。如上述，電平數比較電路，係判斷7位元之資料中“ 1”之位元數爲較4個爲多或少之電路。將包含於輸入資 料之7位元資料D「1 : 7」，分爲D「6 ·· 1」之6位 元與D「7」之1位元。關於6位元之部分，係再分爲各 2位元。將其等，視爲D「2 i — 1」，D「2 i」（i =1，2，3 )。於此，成爲如下時， NN[i] = D[2i-l].D[2i] PP[i] = D[2i-l].D[2i] 2個位元爲“ Ο Ο ”時N N「i」爲變成“ 1 ” ，2 個位元爲“ 1 1 ”時P P「i」爲變成“ 1 ” 。所以， 經濟部智慧財產局員工消費合作社印製 N N「i」也於P P「i」爲“ 〇 ”時，2個位元爲變成 “ Ο 1 ” 或 “ 1 0 ” 之任一。在 N N「1」，N N「2」 ，N N「3」之中，變成“ 1 ”之個數，與P P 「1」， PP 「2」，PP 「3」之中變成“1”之個數，與依D 「7」爲“ 1 ”之條件加以情形分別，若選擇D「7 : 1 」之7位元中“ 1 ”爲具4個以上之個案時，就變成如下 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26 - 515084 A7 B7 五、發明説明（24) 〇[7] NN[i] = = ”l”之數 PP[i] = = ”1”之數 0 0 1、2、 3 0 1 2(, 3) 1 0 0、1、 2、3 1 1 1、 2(、 3) (請先閲讀背面之注意事項再填寫本頁) 表（）內，雖然實際不能發生之條件，但是因條件 式會變成單純所以加上去。 若將變成N N「i」==“ 1 ”之個數爲〇個之條件 成爲N N 〇時，此條件係可用下式查驗。 若將變成NN「i」==“1”之個數爲1個之條件 成爲NN 1時，此條件係可用下式查驗。 NN1 = (NN[0]. NN[1] · NN[2]) + (W^.NN[1]*NN^) + (Ν>ΡΪ·Νί^.ΝΝ[2]) 經濟部智慧財產局員工消費合作社印製 若將變成P P「i」==“ 1 ”之個數爲0個以外之 條件成爲P P 0 時，此條件係可用下式查驗。 ΡΡ0 一 = PP[0].PP[1].PP[2] 若將變成P P「i」==“ 1 ”之個數爲2個之條件 成爲P P 2時，此條件係可用下式查驗。 PP2 = (PP[〇]. PP[1]. ΡΡ[2Ϊ) + (ΡΡ[δ]. ΡΡ[1]. ΡΡ[2]) + (PP[0].PP[i].PP[2]) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ 27 - 515084 A7 B7 五、發明説明（25) 使用這些條件式，若整理在D「7 : 1」之7位元之 資料中使“ 1 ”爲具4個以上之條件式時，就可如下表示 〇 (請先閲讀背面之注意事項再填寫本頁) {(D[7] + PP0J · NN〇}+ {(D[7] + PP2)· ΡΡ0一 · NN1} 使用此式時，理想上可由閘5段之延遲求取。但是， 作爲緩衝所插入之反相器爲1 4個，電晶體數爲具2 8個 分，加上這些於第1 1圖所示之電路，係成爲電晶體數 1 3 0個，臨界路徑長度係變成閘8段分。同樣之電路， 也使用總加法器之位元限幅加法器（slice adder )構成。 此時，單純地計算以電晶體數爲1 1 2個，臨界路徑之長 度理想爲變成閘8段分。但是，實際作爲半導體積體電路 .實現，所以在中途因有可插入緩衝器等之可能性，所以， 藉使用於本實施形態之電路，由同等之電路規模就可實現 少閘延遲之電路。 茲關於第10圖之遷移數減低電路2 3 (包含位元反 經濟部智慧財產局員工消費合作社印製 相部2 6 )說明如下。於第7圖之流程圖係相當於步驟 S502〜S504之部分。 遷移數減低電路2 3係實現進行第1圖所示步驟 S 1 0 2演算之電路者。亦即，遷移數減低電路2 3係如 弟1 2圖所不’將電平數比較電路2 2之輸出作爲q _ m 「8」，將XNOR閘11a〜llg作爲基本進行符號 化後，可由通過反相奇數位元之位元反相電路2 6 (相當 於第7圖之步驟S503，S504)之形式實現。又， 本紙張尺度適财關家料（CNS ) A4· ( 21GX297公釐)^9« ' 515084 A7 B7 五、發明説明（26) (請先閲讀背面之注意事項再填寫本頁) 同樣，如第1 3圖所示，將X〇R閘1 2 a〜1 2 g作爲 基本進行符號化後’也可由通過反相奇數位元之位元反相 電路2 6之形式實現。 第1 2圖及第1 3圖所示電路’係與第5圖所示習知 遷移數減低電路比較’並非只是儘量削減7個X N 0 R閘 1 1 a〜1 lg與7個XOR閘12a〜12g中之任一 ，將第5圖之選擇器1 3，可由反相奇數位元之電路2 6 置換，所以所需要之電晶體之數爲於CMO S電路將變成 一半。因此，構成電路之電晶體數大約變成一半，並且， 也削減消費功率。 又，遷移數減低電路2 3係可實現第1 4圖所示效率 更良好之電路。於第1 4圖之虛線未圍住部分（位元反相 部2 6以外之部分）爲實現第7圖之步驟S 5 0 2之電路 〇 此部分係如D V I規格（第1圖之步驟s 1 0 2 )計 算時，就變成如下， 經濟部智慧財產局員工消費合作社印製 q—m[0] = D[0] q 一 m[l] = D[l]㊉ q 一m[0] q—m[2] = D[2]㊉ q 一m[l] q一m[3] = D[3]㊉ q 一m[2] q 一m[4] = D[4]㊉ q_m[3] q—m[5] = D[5]㊉ q 一m[4] q 一m[6] = D[6]㊉ q一m[5] q_m[7] = D[7]㊉ q—m[6] 爲了求取Q _ m「7」，從q _ m「0」因必須依序 -29 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 515084 A7 B7 五、發明説明（27) 求取到Q _ m ^ 6」所以花費時間。於此，置換爲如下。 q_mf〇J = Df〇] (請先閱讀背面之注意事項再填寫本頁) = Df 1J ㊉ q—m[〇j q 一m[2] == D[2J ㊉ q—m[3] = D[3]㊉ q 一mP] q 一m[4] = D[4]㊉ q一m[3] q 一m[5] = (D[5]㊉ D[4])㊉ q一m[3] q一m[6] = (D[6]㊉(D[5]㊉ D[4]))㊉ q 一m[3] q一m[7] = (D[7]㊉(D[6]㊉(D[5]㊉ D[4])))㊉ q一m[3] 像這樣，關於Q_m「4」〜Q—m「7」，先將括 弧之中並聯計算藉取Q _ m「3」與X〇R就可很快得到 計算結果。但是，即使如此到求取q _ m「3」必須通過 3段X〇R閘。所以，再進行並聯化。 q—m[0] = D[0] q-m[l] = D[l]㊉ D[0] q_m[2] = D[2]㊉ q_m[ 1 ] q 一m[3] = (D[3]㊉ D[2])㊉ q 一m[l] 經濟部智慧財產局員工消費合作社印製 q 一 m[4] = D[4]㊉ q 一m[3] q 一 m[5] = (D[5]㊉ D[4])㊉ q—m[3] q 一m[6] = (D[6]㊉(D[5]㊉ D[4]))㊉ q—mP] q—m[7] = ((D[7]㊉ D[6])㊉(D[5]㊉ D[4]))㊉ q一m[3] 像這樣進行計算到求得Q _ m「3」，通過2段 X〇R閘，即使最花費時間者，只要通過3段X〇R閘就 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 3〇 515084 A7 ___B7____ 五、發明説明（2S) (請先閲讀背面之注意事項再填寫本頁) 可求得結果。閘數雖然會增加，但是若不通過7段X〇R 閘就不能求得之結果變成3段就可求得，變成在短延遲時 間就可求得輸出之電路。 於第1 4圖以由虛線圍住之部分爲位元反相電路2 6 ，第7圖之流程圖之步驟S 5 0 3與S 5 0 4所表示之部 分，係與第1 2圖，第1 3圖之情形同樣。因應q—m「 8」値來反相奇數位元。又，此電路係與第1 2圖與第 1 3圖之關係同樣，不只是X OR閘即使使用XN OR閘 也可實現同樣機能之電路。 茲就關於第1 0圖所示D C均衡電路2 4說明如下。 D C均衡電路2 4，係於遷移數減低電路2 3之8位 元之輸出資料，“ Η ”電平之位元數爲多或“ L ”電平之 .位元數爲多包含內部暫存器加以判斷，決定是否反相最終 之輸出，輸出資料爲於複數之TDMS字元內爲了使D C 性取均衡所用之電路。 經濟部智慧財產局員工消費合作社印製 此D C均衡電路2 4，係由：計算8位元資料之中“ Η ”電平之位元數與“L”電平之位元數差之電平數差計 算電路2 7，與計算既定條件之條件判定電路2 8，依據 由條件判定電路2 8所給與之條件來反相輸入4位元之位 元反相電路2 9，與附進位（carry )輸入之4位元全加法 電路3 0，與記憶過去之D C均衡狀態之4位元暫存器 3 1所構成。 因習知條件判定電路，具有4種類計算計數器値之式 ’所以’判斷作爲加於內部計數器之値C n t ( t — 1 ) ^紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） _ 〇1 515084 A7 B7 五、發明説明（29) 之値究竟選擇（No — Ni)與（Ni — No)之那一，與判 斷是否加Q _ m「8」必須進行2個判斷。另者，若依據 本發明，於條件判定電路2 8，因計算計數器値之式只要 2種類就足夠，所以只要判斷是否反相NqNi與否之1個 條件即可。 又’習知之電平數差3十算電路，係如第6圖之參照號 碼1 7 a與1 7 b所示，需要Nc)N1與N1Nc)之2個減法 電路。與此相對，於本實施形態，係代替選擇器1 9，如 第1 0圖所示，因使用位元反相電路2 9，所以，減法電 路只要1個就足夠，硬體量會變少。因此，與第6圖所示 習知之電路構成比較，若依據本實施形態，因電平數差計 算電路2 7及條件判定電路2 8會變成簡單，所以硬體量 變少，可減低消費功率。 茲就關於構成D C均衡電路2 4之電平數差計算電路 2 7 (相當於第8圖之流程圖之步驟S 5 0 7 )，更詳細 地說明如下。 電平數差計算電路2 7，係接受遷移數減低電路2 3 之輸出，以計算“ L ”電平之位元數與“ Η ”電平之位元 數差一半（將此表示爲NoNi)之電路。於此，具如下關 係。 (N〇 {q_m [0 ： 7] } -N1 {q_m [0 ： 7] } ) /2 =4—Nx {q_m [0 ： 7] } =N 〇 { q _ m [0·· 7] } —4 所以，曉得若N x { Q _ m「0 : 7」}爲奇數時

(請先閲讀背面之注意事項再填寫本頁J 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 32 _ 515084 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（）3〇 N 〇 N 1也奇數，若N 1丨q 一 m「〇 : 7」丨爲偶數時 N ◦ N :也偶數。若將N 〇 N i以2進制數表現時，係與究竟 偶數或奇數係最下位位元爲“ L ”或“ Η ”電平成爲等値 。所以，藉判斷Ν :丨q — m「〇 : 7」}爲偶數或奇數， 就可求得Ν ϋ N :之最下位位元。 8位元之資料Q — m「〇」〜q — m「7」之和究竟 爲偶數或奇數，可由式（4)求得。 m [0]㊉ q—m [1] θα—ιη [2]㊉ Q 一 m [3] ㊉ q—m [4] θ〇ι 一 m [5]㊉ q—m [6]㊉ Q 一m [7] • · · ( 4 ) 利用與Q 一 m「N」之定義，相同之彼此χ〇R將變 成“ L ”加以變形時，就具式（5 )之關係。 q—m[n - 1]㊉ q—m[n] =q—m [η — 1]㊉（q 一 m [η— 1]㊉D [ η ]) =D [ η] ...(5) 將數式（4 )使用數式（5 )變形時，就可得到式（ 6 ) 〇 D [ 1 ]㊉D [ 3 ]㊉D [ 5 ]㊉D [ 7 ] . · · · (6) 看此就曉得，可用Ν 9 N i之最下位位元係可用D「1 」，D「3」 ，D「5」，D 「7」之4位元計算。因此 ，N ◦ N i之最下位位元，因不必通過遷移數減低電路2 3 就可求得，所以，可快速求取遷移數減低電路2 3之延遲 時間分。 (請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 297公釐） -33- 515084 A7 ________B7 五、發明説明（31) 於第1 5圖，表示於本實施形態之電平數差計算電路 之構成。“ 1 1 ” “ 0 0 ”檢測電路1 4 a〜1 4 d， 係接受遷移數減低電路2 3之輸出q_m「〇」〜Q_m 「7」，檢測輸入之2位元究竟爲“ 1 1，，或“ 〇 〇 ” 。 計數電路3 4 a與3 4 b，係接受其等之輸出，分別計算 d_m「0」〜q_m「3」或 q_m「4」〜「 7」之4位元分之“ 〇 〇 ”個數與“”個數差之“ 0 0 ” 一 ‘‘ 1 1 ’’ 。 “ ” “ 1 1 ” ，因與 “ ” 個 數與“ 1 ”個數差一半之（“ 〇 ” 一 “ 1 ” ）/ 2相等， 所以藉將計數電路3 4 a與3 4 b之輸出使用加法器3 5 相加’就可求得N 〇 N 1。

通吊’加法電路因從下位之位元依序計算，所以，求 取到上位位元會花時間。另者，依據本發明，因可使用下 位位元計算電路3 6，預先計算最下位位元，所以，可快 速計算。並且，依據D「l」 ，d「3」 ，D「5」，D 「7」4位元之少輸入資料可計算下位位元，所以不會增 加硬體量。 於 第 1 6 圖表 示 較 第1 5圖 之電 平 數 差 計 算 電 路 之 具 體 構 成 〇 於 Q _ m 厂 0 」〜 q _ m「 7 j j 求 取 “ 0 ” 之 位 元 數 ( Ν 〇〕 丨與 “ 1，， 位元數 (Ν 1 ) 差 一 半 〇 因 此 y 首 先 求 取 於 Q' _ m 厂 0 」〜 q _ m厂 3 j 之 “ 0 位 元 數 與 “ 1 位 元 數差 —^ 半 ，與 q _ m「 4 j Q m 厂 7 j “ 0 ” 位 元 數 與 “ 1 位元 數差 一半 ο 加 算 所 得 到 3 位 元 之彼此資料，求取於Q_m「〇」〜q_m「7」之“〇 本紙張尺度適用中標準(CNS)八4祕(210χ297公釐)— ----—— — If — (請先閲讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 515084 A7 _________B7_ 五、發明説明（32) 位元數與“ 1 ”位元數差之一半。 (請先閲讀背面之注意事項再填寫本頁} it匕時’最下位位元，係於圖中之虛線所圍住之下位位 tc#算電路3 6求得’不必使用遷移數減低電路2 3之輸 出'結果。所以’依據本實施形態時，與其從遷移數減低電 路2 3求得結果而後開始計算，可更快地求得結果。 關於此演算法，更詳細說明如下。 於q_m「〇 : 3」之〇數與1數之差，係可用到一 2〜2之3位元之資料以s〇，S1，S2表示。 狀態 輸出碼 (S2 SI SO) 輸入圖案 2 010 0000 1 001 0001 0010 0100 1000 0 000 1100 0110 0011 0101 1010 -1 111 1110 1101 1011 0111 -2 110 1111 經濟部智慧財產局員工消費合作社印製 對於各個SO，SI ，S2製作邏輯式時，就成爲如 下。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -35 - 515084 A7 B7 五、發明説明（犯） 50 = q一m[0]㊉ q一m[ 1 ]㊉ q一m[2]㊉ q一m[3] 51 = S2 + q.m[0] · q_m[ 1 ] · q„m[2] · q.m[3] (請先閲讀背面之注意事項再填寫本頁) 52 = q—m[0] · q—m[l] · q_m[2] · q一m[3] + q一 m[0] · q一 m[l] · (q 一 m[2]㊉ q 一mP]) + (q 一m[0]㊉ q 一m[ 1 ]). q一m[2] · q一m[3] 於此，使用如下條件加以簡化。 q一m[n]㊉ q一m[n +1] = D[n +1] (NjDR : 1]} < 4) 其結果，上記邏輯式將變成如下。 50 = D[1]㊉ D[3] 51 = S2 + q_m[G] · q_m[l] · q__m[2] · qlm[3] 52 = q—m[0]. q—m[l] · q—m[2] + q_jn[0] · q—m[l] · D[3](or_) + D[l](orD[l]). q一m[2] · q一m[3] 關於Q _ m「4 : 7」也同樣，將0數與1數之差， 到—2〜2之3位元之資料以ΤΟ，ΤΙ，T2表示。 T0 = D[5]㊉ D[7] T1 = X2 + qlm[4] · q_jn[5] · q_m[6] · q 一m[7] T2 = q—m[4]. q—m[5] · q—m[6]十 q_jn[4] · q—m[5]. D[7](orD[7]) 經濟部智慧財產局員工消費合作社印製 + D[5](orD[5i) · q_m[6] · q^m[7] 加上SO〜S2與T1〜丁 2 ，求取（NoNd/2 〇 茲就包含於D C均衡電路2 4之計數器更新部說明如 下。計數器更新部，係於第1 0圖，以參照號碼2 8〜 3 1所表示之部分。於第8圖之流程圖，係相當於步驟 S508 〜S511。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） _ 36 - 515084 A7 B7 五、發明説明（34) (請先閲讀背面之注意事項再填寫本頁) 於第1 7圖表示包含於D C均衡電路之計數器更新部 之構成。如於流程圖所說明，因重複之處理被共通化，所 以，接受條件判定電路2 8之輸出，位元反相電路2 9將 1^〇1^1位元反相，將其結果與4位元暫存器3 1之輸出與 Q_m「8」變成只要使用加法電路3 0相加之單純構成 。所以，於本發明之電路構成係較習知之電路構成，硬體 量爲少，消費功率也變少。 圖式之簡單說明 本發明之益處及特徵係將以下之詳細說明與圖式關聯 考察時就可淸楚。於這些圖式，相同參照號碼係表示相同 構成元件。 第1圖〜第3圖係表示D V I符號化方式之流程圖。 第4圖係表示包含於習知符號化器之電平數比較電路 構成之圖。 第5圖係表示包含於習知符號化器之遷移數減低電路 構成之圖。 經濟部智慧財產局員工消費合作社印製 第6圖係表示包含於習知符號化器之D C均衡電路構 成之方塊圖。 第7圖與第8圖係表示關於本實施形態之半導體積體 電路所使用之演算法之流程圖。 第9圖係表示關於本發明一實施形態之半導體積體電 路可使用之被單純化之演算法之流程圖（後半部）。 第1 0圖係表示由本發明一實施形態之半導體積體電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） .〇7 - " 515084 A7 B7 路所實現之 第1 1 數比較電路 第1 2 數減低電路 第1 3 數減低電路 第1 4 數減低電路 第1 5 均衡電路內 第1 6 均衡電路內 第1 7 均衡電路內 經濟部智慧財產局員工消費合作社印製 五、發明説明（35) 符號化電路構成之方塊圖。 圖係表不包含於關於本發明一實施形態之電平 構成例之電路圖。 圖係表示包含於關於本發明一實施形態之遷移 構成例之電路圖。 圖係表示包含於關於本發明一實施形態之遷移 之其他構成例之電路圖。 圖係表示包含於關於本發明一實施形態之遷移 之再其他構成例之電路圖。 圖係表示包含於關於本發明一實施形態之D C 之電平數差計算電路構成例之方塊圖。 圖係表示包含於關於本發明一實施形態之D C 之電平數差計算電路構成例之圖。 圖係表示包含於關於本發明一實施形態之D C 之計數器更新部構成例之圖。 (請先閲讀背面之注意事項再填寫本頁) 元件對照表 3，18,28:條件判別電路 13，19:選擇器 20:4位元加法器 2 3 :遷移數減低電路 25:輸出反相電路 3 0:4位元全加法電路 35:加法器 2:位元限幅加法器 21,31:4位元暫存器 22:電平數比較電路 24:DC均衡電路 26,29:位元反相電路 27:電平數差計算電路 36:下位位元計算電路 本紙張尺度適用中國國家標準（CNS )八4規格（210X 297公釐） _ 38 515084 A7 B7 五、發明説明（36) 15，16:計數器 17a，17b:減法器 1 la〜1 lg:XNOR閘 34a，34b:計數器電路 4〜6:半加法器 7〜10:全加法器 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） · 39 -

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 515084 A8 B8 C8 D8 六、申請專利範圍 1 . 一種半導體積體電路，其係實現符號化電路者 其係具有： 電平比較電路：其係接受8位元之輸入資料，調查該 輸入資料之各位元之電平，以判別第1電平之位元數爲多 或第2電平之位元數爲多者，在包含於上述輸入資料之7 位元中依究竟第1電平之位元數爲4位元以上或否來切換 輸出狀態，與 遷移數減低電路：接受上述電平數比較電路之輸出， 以減低上述輸入資料之相鄰位元間之遷移數，與 D C均衡電路：接受上述電平數比較電路與上述遷移 數減低電路之輸出，取得於1 0位元之輸出資料之第1電 平位元數與第2電平位元數之均衡，與 輸出反相電路：依據上述D C均衡電路之輸出，反相 上述遷移數減低電路之8位元之輸出。 2 .如申請專利範圍第1項之半導體積體電路，其中 上述遷移數減低電路，爲包含使上述電平數比較電路之8 位元輸出內之既定4位元反相之位元反相電路。 3 · —種半導體積體電路，其係實現符號化電路者， 其係具備： 電平數比較電路：接受8位元之輸入資料，調查該輸 入資料之各位元之電平，以判別第1電平之位元數爲多或 第2電平之位元數爲多，與 遷移數減低電路：接受上述電平數比較電路之輸出， 以減低上述輸入資料之相鄰位元間之遷移數者，包含使上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） Φ------訂----^---♦1 (請先閲讀背面之注意事項再填寫本頁) -40- 515084 A8 B8 C8 D8 六、申請專利範圍 述電平數比較電路之8位元輸出內之既定4位元反相之位 元反相電路，與 D C均衡電路··接受上述電平數比較電路與上述遷移 數減低電路之輸出，以取得於1 0位元之輸出資料之第1 電平之位元數與第2電平之位元數之均衡，與 輸出反相電路··依據上述D C均衡電路之輸出，使上 述遷移數減低電路之8位元輸出反相。 4 ·如申請專利範圍第1項〜第3項之任一項之半導 體積體電路，其中上述D C均衡電路係包含： 暫存器：於上述符號化電路輸出之第1電平之位元數 與第2電平之位元數差一半之履歷記憶於4位元分，與 電平數差計算電路：用來計算於上述遷移數減低電路 輸出之第1電平之位元數與第2電平之位元數差一半，與 條件判別電路：接受上述電平數比較電路與上述暫存 器與上述電平數差計算電路之輸出，以製作使上述電平數 差計算電路輸出反相所用之訊號，與 位元反相電路：接受上述條件判定電路之輸出，使上 述電平數差計算電路之輸出反相，與 加法電路：計算上述電平數比較電路與上述暫存器與 上述位元反相電路之輸出之和而輸出於上述暫存器。 5 · —種半導體積體電路，其係實現符號化電路者， 其具備： 遷移數減低電路：接受上述電平數比較電路之輸出， 以減低上述輸入資料之相鄰位元間之遷移數，與 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） -----.1!#! (請先閲讀背面之注意事項再填寫本頁) 訂 f 經濟部智慧財產局員工消費合作社印製 -41 - 515084 A8 B8 C8 D8 六、申請專利範圍 D C均衡電路：接受上述電平數比較電路與上述遷移 數減低電路之輸出，以取得於1 0位元之輸出資料之第1 電平之位元數與第2電平之位元數之均衡者，其係包含： 將於上述符號化電路之輸出之第1電平之位元數與第2電 平之位元數差一半履歷記憶4位元分所用之暫存器，與用 來計算於上述遷移數減低電路輸出之第1電平之位元數與 第2電平之位元數差一半之電平數差計算電路，與接受上 述電平數比較電路與上述暫存器與接受上述電平數差計算 電路之輸出以製作使上述電平數差計算電路之輸出反相所 用之訊號之條件判定電路，與接受上述條件判定電路之輸 出使上述電平數差計算電路之輸出反相之位元反相電路， 與計算上述電平數比較電路與上述暫存器與上述位元反相 電路輸出之和輸出於上述暫存器之加法電路，與輸出反相 電路：依據上述D C均衡電路之輸出，使上述遷移數減低 電路之8位元之輸出反相。 6 ·如申請專利範圍第5項之半導體積體電路，其中 上述電平數差計算電路，爲除了上述遷移數減低電路之輸 出之外，輸入上述遷移數減低電路之8位元輸入資料中之 4位元分。 7 ·如申請專利範圍第1項至第3項之任一項之半導 體積體電路，其中上述D C均衡電路，爲包含計算於上述 遷移數減低電路輸出之第1電平之位元數與第2電平之位 元數差一半所用之電平數差計算電路，上述電平數差計算 電路爲除了上述遷移數減低電路之輸出之外，輸入上述遷 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） ----! — #! (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -42- 515084 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 移數減低電路之8位元之輸入資料中之4位元分。 8 · —種半導體積體電路，其係實現符號化電路者， 其係具備： 電平數比較電路：接受8位元之輸入資料，調查該輸 入資料之各位元之電平，來判別第1電平之位元數爲多或 第2電平之位元數爲多，與 遷移數減低電路：接受上述電平數比較電路之輸出， 以減低上述輸入資料之相鄰位元間之遷移數，與 接受上述電平數比較電路與上述遷移數減低電路之輸 出，以取得1 0位元之輸出資料之第1電平之位元數與第 2電平之位元數之均衡之D C均衡電路，包含計算於上述 遷移數減低電路輸出之第1電平之位元數與第2電平之位 元數差一半所用之電平數差計算電路，上述電平數計算電 路，爲除了上述遷移數減低電路之輸出之外，輸入上述遷 移數減低電路之8位元之輸入資料中之4位元分之上述D C均衡電路，與輸出反相電路：依據上述〇 C均衡電路之 輸出，使上述遷移數減低電路之8位元之輸出反相。 9 ·如申請專利範圍第1〜3，5，6 , 8項之任一 項之半導體積體電路，其中上述遷移數減低電路，爲包含 第1電路：於上述8位元之輸入資料，若第1電平之 位元數多時，減低相鄰位元間之遷移數，與 第2電路：於上述8位元之輸入資料，若第2電平之 位元數多時，減低相鄰位元間之遷移數，與 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁Γ 訂 •43- 515084 經濟部智慧財產局員工消費合作社印製 A8 Β8 C8 D8 々、申請專利範圍 選擇器：依據上述電平數比較電路之輸出，以切換上 述第1電路與上述第2電路之輸出，與 藉上述第1電路及/或上述第2電路爲進行並聯處理 ，以減少連接爲串聯之X 〇 R閘或X N 0 R閘之段數。 1 0 · —種半導體積體電路，其係實現符號化電路者 ，其係具備： 電平數比較電路：接受8位元之輸入資料，以調查該 輸入資料之各位元之電平，來判別第1電平之位元數爲多 或第2電平之位元數爲多，與 接受上述電平數比較電路之輸出，以減低上述輸入資 料之相鄰位元間之遷移數之遷移數減低電路，其係包含： 於上述8位元之輸入資料若第1電平之位元數爲多時 減低相鄰位元間之遷移數之第1電路，與於上述8位元之 輸入資料若第2電平之位元數爲多時減低相鄰位元間遷移 數之第2電路，與接受上述電平數比較電路之輸出以切換 上述第1電路與上述第2電路之輸出之選擇器，上述第1 電路及/或上述第2電路藉進行並聯處理，以減少連接成 串聯之X〇R閘或X N〇R閘段數之上述遷移數減低電路 ，與 D C均衡電路：接受上述電平數比較電路與上述遷移 數減低電路之輸出，以取得於1 0位元之輸出資料之第1 電平之位元數與第2電平之位元數之均衡，與 輸出反相電路：依據上述D C均衡電路之輸出，使上 述遷移數減低電路之8位元之輸出反相。 ------Ihi#------^-------#1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -44 - 515084 A8 B8 C8 D8 々、申請專利範圍 1 1 ·如申請專利範圍第i〜3，5，6之任一項之 半導體積體電路，其中上述遷移數減低電路，爲包含： 第1電路：於上述8位元之輸入資料若第1電平之位 元數爲多時，以減低相鄰位元間之遷移數，第2電路：於 上述8位元之輸入資料若第2電平之位元數爲多時，以減 低相鄰位元間之遷移數，與位元反相電路：依據上述電平 數比較電路之輸出，使上述第1電路或上述第2電路之8 位元輸出中之4位元分反相， 上述第1電路或上述第2電路爲藉進行並聯處理，減 低連接成串聯之X 0 R閘或X N〇R閘之段數。 1 2 · —種半導體積體電路，其係實現符號化電路者 ，其係具備： 電平數比較電路：接受8位元之輸入資料，調查該輸 入資料之各位元之電平，判別第1電平之位元數爲多或第 2電平之位元數爲多，與 接受上述電平數比較電路之輸出，以減低上述輸入資 料之相鄰位元間之遷移數之遷移數減低電路，其係包含： 於上述8位元之輸入資料若第1電平之位元數爲多時減低 相鄰位元間之遷移數之第1電路，或，於上述8位元之輸 入資料若第2電平之位元數爲多時減低相鄰位元間之遷移 數之第2電路，與，依據上述電平數比較電路之輸出使上 述第1電路或上述第2電路之8位元輸出中之4位元分反 相之位元反相電路，上述第1電路或上述第2電路爲藉進 行並聯處理，減少連接成串聯之X〇R閘或X N〇R閘段 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----1IIr#! (請先閲讀背面之注意事項再填寫本頁) 'tr 經濟部智慧財產局員工消費合作社印製 -45- 515084 A8 B8 C8 D8 六、申請專利範圍 數之上述遷移數減低電路，與 D C均衡電路：接受上述電平數比較電路與上述遷移 數減低電路之輸出，於1 0位元之輸出資料，取得第1電 平之位元數與第2電平之位元數之均衡，與 輸出反相電路：依據上述D C均衡電路之輸出’使上 述遷移數減低電路之8位元之輸出反相。 1 3 ·如申請專利範圍第1 2項之半導體積體電路’ 其中於上述第1電路或上述第2電路，連接成串聯之 X〇R閘或X N〇R閘之段數係最大爲3段。 ---------0_| (請先閲讀背面之注意事項再填寫本頁) 、ar 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -46-