JPS62209621A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、被乗数レジスタ（Ｒ２）と９乗数レジスタ
（Ｒ３）と、被乗数の倍数を算出する倍数発生器（ＭＧ
）と、該倍数発生器（ＭＧ）からの倍数データを入力と
する複数段からなる桁上げ保存加算器（ＣＳＡＩ。

Ｃ５Ａ２）と、該桁上げ保存加算器（ＣＳＡ１．Ｃ５Ａ
２）からの中間キャリ出力（ＣＡＲＲＹ）と中間和出力
（ＳＵＮ）の下位バイトを補正する為のスピル加算器（
ＳＰＡ）とを備えた乗算装置において、上記乗数レジス
タ（Ｒ３）の中から取り出された乗数データを、例えば
、２ビット毎に分割してビット対応に半加算を行う半加
算器（ＣＳＡ）と、その半加算出力（ＩＩＣ，ｌｌ５）
を。

上記複数段からなる桁上げ保存加算器（Ｃ５ＡＩ、Ｃ５
＾２）に入力するセレクタ（ＳＥＬ）を設け、更にその
中間キャリ出力（ＣＡＲＲＹ）と中間和出力（ＳＵＮ）
の一部を抽出して加算を行う桁上げ保存加算器（ＣＡＳ
３）の出力を、上記スピル加算器（ＳＰＡ）に入力する
手段を設けることにより、乗算装置でポピユレーション
カウント命令を実行するようにしたものである。

〔産業上の利用分野〕

本発明は乗算装置に係り、特に該乗算装置が備えている
９入力の桁上げ保存加算器と、スピル加算器とを用いて
ポピユレーションカウント命令を実行する処理方式に関
する。

最近の計算機システムの著しい進歩に伴って、該計算機
システムによる画像処理が盛んになってきている。

かかるコンピュータグラフィックの分野においては、例
えば、画像の濃淡を計算するのに、所謂ポピユレーショ
ンカウント命令がしばしば用いられる。

該ポピユレーションカウント命令は、第５図のポピユレ
ーションカウント命令の処理手順を説明する図に示した
如く、例えば、６４ビットからなる入力データ（Ｒ３デ
ータ）について、°１°となっているビットの数を算出
し、その個数を結果レジスタｌ？１に格納する処理を、
複数個のエレメントデータについて実行する。

このようなポピユレーションカウント命令を実行する場
合、一般には、専用のハードウェアを必要とすると共に
処理に時間がかかる問題があるが、該ポピユレーション
カウント命令の使用頻度が少ないことと、パイプライン
方式の計算機システムでは、乗算パイプラインの使用頻
度が、加算パイプラインに比べて比較的に使用頻度が少
ないこと。

及び該乗算パイプラインには、乗数から被乗数の倍数デ
ータを発生させ、該倍数データに基づいて被乗数をシフ
トして加算する為の９入力の桁上げ保存加算器がビット
対応に設けられていることに着目すると、少ないハード
ウェア量で、該計算機システムでの他の演算に影響を与
えることなく、該乗算パイプラインを使用することによ
り、当該ポピユレーションカウント命令を効率良く実行
できることが期待できる。

〔従来の技術と発明が解決しようとする問題点〕第６図
は従来のポピユレーションカウント命令の実行回路の例
を示した図である。

先ず、８バイトのデータがセレクタ（ＳＥＬ）を通して
レジスタＢに設定されると、最下位の１バイトが演算回
路に投入される。

該演算回路においては、該１バイトのデータについて“
１゛の数を算出して２進数に変換し、桁上げ先見加算器
（ＣＰＡ）に送出し、一つ前のサイクルで算出された個
数と加算される。

従来方式においては、本図から明らかな如く、上記の演
算を１回実行する毎に、レジスタＲ３からの８バイトの
入力データを１バイト右にシフトして、再度レジスタＢ
に投入することを８回繰り返すことによって、８バイト
のデータについての１１１の数をカウントし、最終結果
を最下位バイトに得ていた。

従って、従来方式においては、本図に示すような専用の
ハードウェアが必要になると共に、処理時間も長くなる
と云う問題があった。

本例では、１バイト単位で処理する例で説明したが、２
バイト単位で処理することを考えると、処理速度は改善
されるが、該２バイトデータについて、ｌ゛　の個数を
算出する演算回路に多くのハードウェア量が必要となり
現実的でなくなると云う問題があった。

本発明は上記従来の欠点に鑑み、少ないハードウェアを
用意するだけで、比較的高速にポピユレーションカウン
ト命令を実行する方法を提供することを目的とするもの
である。

〔問題点を解決するための手段〕

第１図は本発明のポピユレーションカウント命令の実行
方式の原理ブロック図である。

本発明においては、少なくとも、被乗数レジスタ（Ｒ２
）　ｌａと１乗数レジスタ（Ｒ３）　１ｂと、該乗数レ
ジスタ（Ｒ３）　１ｂから取り出された乗数データをデ
コードするデコーダ（ＤＥＣＯＤＥ）　３と、上記デコ
ーダ（Ｄ［ＩＣ０ＤＥ）　３のデコード結果に基づいて
、被乗数の倍数を算出する倍数発生器（ＭＧ）　４と、
該倍数発生器（？’ｌＧ）　４からの倍数データを入力
とする複数段からなる桁上げ保存加算器（Ｃ５ＡＩ、Ｃ
３Ａ２）　５０．５１と。

該桁上げ保存加算器数（Ｃ３ＡＩ、Ｃ５Ａ２）　５０．
５１からの中間キャリ出力（ＣＡＲＲＹ）　６ａと中間
和出力（ＳＵＭ）　６ｂの下位バイトを補正する為のス
ピル加算器（ＳＰＡ）１１とを備えた乗算装置であって
、上記乗数レジスタ（Ｒ３）　１ｂＯ中から取り出され
た乗数データをデコードするデコーダ（ＤＨＣＯＤＥ）
　３とは独立に、該乗数データを、例えば、２ビット毎
に分割してビット対応で半加算を行う半加算器（ＣＳＡ
）　１２と、上記倍数発生器（ＭＧ）　４からの倍数デ
ータを入力とする複数段からなる桁上げ保存加算器（Ｃ
３ＡＩ、Ｃ５Ａ２）　５０゜５１の入力段に、セレクタ
（ＳＥＬ）　４１を設け、該倍数発生器（ＭＧ）　４か
らの倍数データを抑止して、上記半加算器（ＣＳＡ）　
１２からのキャリ出力（ＨＣ）　１２ａと。

和出力（ＨＳ）　ｔ２ｂを選択して、上記桁−ヒげ保存
加算器（ＣＳＡＩ、Ｃ５Ａ２）　５０．５１に入力する
と共に、上記中間キャリ出力（ＣＡＲＲＹ）　６ａと中
間和出力（ＳＵＮ）　６ｂの一部を抽出して加算を行う
桁上げ保存加算器（ＣＡＳ３）１３の出力を、上記スピ
ル加算器（ＳＰＡ）　１１に入力する手段を設けて、ポ
ピユレーションカウント命令を実行するように構成する
。

〔作用〕 即ち、本発明によれば、少なくとも、被乗数レジスタ（
Ｒ２）と１乗数レジスタ（Ｒ３）と、被乗数の倍数を算
出する倍数発生器（ＭＧ）と、該倍数発生器化Ｇ）から
の倍数データを入力とする複数段からなる桁上げ保存加
算器（Ｃ５Ａ１．Ｃ３Ａ２）と、該桁上げ保存加算器（
ＣＳＡＩ、Ｃ３Ａ２）からの中間キャリ出力（ＣＡＲＲ
Ｙ）と中間和出力（ＳｔｌＭ）の下位バイトを補正する
為のスピル加算器（ＳＰＡ）とを備えた乗算装置におい
て、上記乗数レジスタ（Ｒ３）の中から取り出された乗
数データを、例えば、２ビット毎に分割してビット対応
で半加算を行う半加算器（Ｃ５Ａ）と、その半加算出力
（ＩＣ，）ｉｓ）を、上記複数段からなる桁上げ保存加
算器（Ｃ５ＡＩ、ＣＳ＾２）に入力するセレクタ（ＳＥ
Ｌ）を設け、更にその中間キャリ出力（ＣＡＲＲＹ）と
中間和出力（ＳＵＭ）の一部を抽出して加算を行う桁上
げ保存加算器（ＣＡＳ３）の出力を、上記スピル加算器
（ＳＰＡ）に入力する手段を設けることにより、乗算装
置でポピユレーションカウント命令を実行するようにし
たものであるので、比較的少ないハードウェアを追加す
るだけで、ポピユレーションカウント命令を２バイト単
位で実行できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明によるポピユレーションカウント
命令の実行方式の原理ブロック図であり、第２図は一般
の乗算装置の構成例を示した図であり、第３図は本発明
の一実施例を示した図であり、第４図は通常の乗算にお
ける加算方法を模式的に示した図であり、第１図におけ
る半加算器（ＣＳＡ）１２、セレクタ（Ｓｌｌ！Ｌ）　
４１．桁上げ保存加算器（Ｃ５Ａ３）１３、及び関連機
構が本発明を実施するのに必要な機能ブロックである。

尚、企図を通して同じ符号は同じ対象物を示している。

先ず、第２図によって、一般の乗算装置の動作を説明す
る。

本図においては、説明の便宜上、固定小数点の乗算方式
を主体にした、乗算パイプラインを構成しており、ベク
トルレジスタ（ＶＲ）　１から連続した乗数、被乗数が
当該乗算装置に投入されることにより、該ベクトルデー
タに対する乗算がパイプライン方式で実行される。

最初、ベクトルレジスタ（ＶＲ）　１から読み出された
被乗数データと１乗数データとが、それぞれ被乗数レジ
スタ（Ｒ２）　ｌａと乗数レジスタ（Ｒ３）　１ｂに入
力される。

この時、例えば、４バイトの固定小数点乗算を行う場合
には、８バイト幅の上記レジスタ（Ｒ２）　１ａ、（Ｒ
３）　１ｂのそれぞれにおいて、上位４バイトに有効デ
ータが設定され（斜線で示す）、下位の４バイトにはＯ
°が設定され、被乗数データはレジスタ（ＣＡＮＤ）　
２ａに移される。

該乗数データが設定されたレジスタ（Ｒ３）　１ｂは、
例えば、２バイト（１６ビット）×４に分割され、該分
割された２バイトの乗数データはデコーダ（ＤＨＧＯＤ
Ｂ）　３において、公知の「ブース（ＢＯＯＴｌｌ）の
アルゴリズム」に基づいて、Ｇ１〜Ｇ９の９種類のシフ
ト制御信号に変換され、被乗数データ（ＣＡＮＤ）　２
ａに対する倍数を倍数レジスタ（ＩＥＲ）　２ｂに設定
して、倍数発生回路（邪）４に送出される。

上記、被乗数データ（ＣＡＮＤ）を、上記６１〜Ｇ９で
示される倍数だけシフト（ここでの倍数は２の葛乗とな
っているのでシフトすることになる）して、桁上げ保存
加算器（Ｃ３Ａ１．２）　５０．５１で加算することに
より、被乗数データ（ＣＡＮＤ）　Ｘ乗数（ＩＥＲ）の
部分積である中間相（ＳＵＮ）　６ｂと中間キャリ（Ｃ
ＡＲＲＹ）　６ａを得ることができる。

上記の動作は、倍数発生回路（ＭＧ）　４において、被
乗数データ（ＣＡＮＤ）　２ａをビット対応に、上記Ｇ
１〜Ｇ９で示される倍数だけシフトし、その結果を桁上
げ保存加算器（Ｃ５ＡＩ）　５０に送出することによっ
て実行される。

実際には、被乗数データ（ＣＡＮＤ）　２ａに対して、
上記倍数（±１．±２．０．Ｇ１〜±１．±２．０．Ｃ
９）で示される値の何れかが選択されるので、結果的に
は、被乗数データの各ビットから得られる９つのシフト
データが生成され、次の桁上げ保存加算器（ＣＳＡ１）
５０に入力される。

このように、乗算装置においては、乗数データをデコー
ドすることによって決まるデコード値（６１〜Ｇ９）だ
け、被乗数データ（ＣＡＮＤ）をシフト　（冨乗倍）す
る機能を備えていると云う特徴がある。

上記桁上げ保存加算器（ＣＳＡＩ）　５０においては、
上記倍数発生回路（ＭＧ）　４で生成された、被乗数デ
ータ（ＣＡＮＤ）　２ａに対する９個の倍数出力（シフ
ト出力）をビット対応で加算し、得られたビット対応の
４出力を、次の桁上げ保存加算器（Ｃ３Ａ２）　５１に
送出する。

桁上げ保存加算器（Ｃ５Ａ２）　５１においては、上記
乗数データ（Ｒ３）　１ｂの１つ前の下位桁（２バイト
）によっＣ得られている中間和（ＳＵＭ）　６ｂと、中
間キャリ（ＣＡＲＲＹ）　６ａと共に、上記４出力とを
加算することにより、上記乗数データ（Ｒ３）　１ｂの
当該桁（２バイト）に対する中間和（ＳＵＮ）　６ｂと
、中間キャリ（ＣＡＲＲＹ）　６ａ、即ち被乗数データ
（ＣＡＮＤ）　ｘ乗数データ（Ｒ３）の部分積を求める
ことができる。

上記、部分積を求める乗算処理を、乗数データ（Ｒ３）
　１ｂの桁数分（本例では、４桁）繰り返すことにより
、最終積を中間和（ＳＵＮ）　６ｂ、中間キャリ（ＣＡ
ＲＲＹ）　６ａに得ることができる。

このようにして、得られた最終相と最終キャリとを、桁
上げ先見加算器ＣＣＰＡ）　７で加算することにより、
最終積を結果レジスタ（ＺＲ）　８に得ることになる。

但し、上記の部分積を求める演算においては、桁上げ保
存加算器（ＣＳＡ２）　５１で得られる部分積１０バイ
ト　（即ち、８バイト×２バイト−１０バイト）の中間
和（ＳＵＭ）　６ｂ、中間キャリ（ＣＡＲＲＹ）　６ａ
の内、上記繰り返し演算に使用されるのは、上位の８バ
イトである為、下位の２バイトが切り捨てられることに
なる。この切り捨てられた部分で発生するキャリ成分を
保存して、上記桁上げ先見加算器（ＣＰＡ）　７に入力
して補正する必要があり、この為の演算をスピル加算器
（ＳＰＡ）　１１において行っている。

従って、上記桁上げ先見加算器（ＣＰＡ）　７での演算
においては、中間和（ＳＵＮ）　６ｂと、中間キャリ（
ＣＡＲＲＹ）　５ａと、上記スピル加算器（ＳＰ八）１
１で生成されたキャリ成分とを加算している。

このようにして、下位桁で発生するキャリ成分を補正す
ることにより、真の乗算結果（８バイト）を結果レジス
タ（ＺＲ）　８に得ることができる。

若し、当該乗算装置が浮動小数点データを扱う場合には
、上記スピル加算器（ＳＰＡ）　１１で生成される最下
位桁の値が、上記結果レジスタ（ＺＲ）　８の最下位桁
に入力されると共に、上記の最終結果において、最上位
桁が°ｏｏｏｏ’であると、該桁は無効桁であるので、
正規化回路（ＰＯ５Ｔ　５ＦＴ）　９で正規化され、最
終結果レジスタ（Ｒ１）　１０に設定されるが、固定小
数点の場合には、正規化回路（ＰＯ３Ｔ　５ＦＴ）　９
による正規化動作は行われず、その侭最終結果レジスタ
（Ｒ１）　１０に出力されるように動作する。

このように、乗算パイプラインにおいては、他の演算パ
イプラインには見られない、ビット対応で加算する９入
力の桁上げ保存加算器（ＣＳＡＩ、Ｃ３Ａ２）　５０．
５１と、２バイト単位で桁上げ先見加算を行うスピル加
算器（ＳＰＡ）が備えられていると云う特徴がある。

本発明はこの機能的特徴に着目して、８バイトのデータ
を、当該乗算装置の乗数レジスタ（Ｒ３）　１ｂに設定
し、該データを２バイト宛に分けて、４回の繰り返し演
算で、８バイトデータに対するボピュレーシッンカウン
ト動作を行おうとするものである。

以下、第１図を参照しながら、第３図によって本発明に
よるポピユレーションカウント命令の実行動作を説明す
る。

先ず、ポピユレーションカウント命令を実行するに際し
て、ベクトルレジスタ（ＶＲ）　１から入力された乗数
データ（Ｒ３）　Ｉｂは、通常の乗算動作の時と同じよ
うにして、２バイト×４に分割され、該分割された２バ
イト（１６ビット）のデータは、更に任意の８ビット宛
の２群に分けて（図示の例では、２ビット宛に区切って
、各２ビットの一方と他方をそれぞれの群として）、８
ビット幅の半加算器（ＣＳＡ）　１２に入力されて加算
されることにより、８ビット幅のハーフキャリ（ＩＣ）
　１２ａと、同じく８ビット幅のハーフ和（ＨＳ）　１
２ｂを得る。この時、乗数レジスタ（Ｒ３）１ｂからデ
コーダ（ＤＥＣＯＤｔり　３ニ対するルートは抑止され
る。

上記半加算器（ＣＳＡ）　１２の加算結果であるハーフ
キャリ（ＨＣ）　１２ａと、ハーフ和（ＨＳ）　１２ｂ
とはセレクタ（ＳＩ？Ｌ）　４１を通して、桁上げ保存
加算器（Ｃ５ＡＩ）　５０に入力される。

この時、ハーフ和（ＨＳ）　１２ｂの各ビットは、桁上
げ保存加算器（ＣＳＡＩ）　５０の各入力の同一の重み
付けのビットに、又ハーフキャリ（ＩＣ）　１２ａの各
ビットは上記重み付はビットより１ビット上位のビット
のそれぞれに入力する。

上記桁上げ保存加算器（Ｃ５ＡＩ）　５０は、デコーダ
（ＤＥＣＯＤＥ）　３で生成された、前述の６１〜Ｇ９
の９種類のシフト制御信号に対応して、８バイト幅の９
入力加算器で構成されているが、本発明に関連する上記
半加算器（Ｃ５Ａ）　１２の加算結果であるハーフキャ
リ（ＨＣ）　１２ａと、ハーフ和（ＩＩｓ）　１２ｂと
は８ビットであるので、残りの１入力には′０′を入力
するように構成する。

第３図の（ａ）は該セレクタ（ＳＥＬ）　４１と、その
関連機構の具体的な構成例を示したもので、該セレクタ
（ＳＥＬ）　４１は前述の倍数発生回路（ＭＧ）　４に
対して、図示の如くドツト和論理で構成している。ここ
で、Ｇ１〜Ｇ９．　　±１．±２は前述の倍数を示し、
ＣＡＮＤ−ＸＸはレジスタ（ＣＡＮＤ）　２ａ　（７）
ＸＸビット目の出力を示している。

本例は、桁上げ保存加算器（ＣＳＡＩ）　５０に対する
６３ビット目の入力に、上記ハーフ和（ＩＩｓ）　１２
ｂを対応させ、６２ビット目の入力に、上記ハーフキャ
リ（ＩＩＣ）　１２ａを対応させている。

この結果、上記乗数データの最初の２バイトを２ビット
単位に分割して、８ビット幅の半加算器（Ｃ３Ａ）　　
１２で加算して得られたハーフキャリ（ＩＩ　Ｃ）１２
ａと、ハーフ和（ＨＳ）　１２ｂを、それぞれ桁上げ保
存加算器（Ｃ５ＡＩ）　５０に対する６３ビット目、６
２ビット目の入力として、該桁上げ保存加算器（Ｃ３Ａ
１、（：Ｓへ２）　５０．５１で加算し、当該２バイト
データに対するポピユレーションカウント動作を行うと
、桁上げ保存加算器（Ｃ３Ａ２）　５１の出力である中
間キャリ（ＣＡＲＲＹ）　６ａ、中間和（ＳＵＭ）　６
ｂにおいては、それぞれ６３ビット目から、５９ビット
目に出力される。ここで、カウント結果が５ビットとし
たのは、−回のカウント演算の対象が、前述のように２
バイトで、該“１″の数は最大１６個である為、該個数
を２進数で表示すると、”ｏｏｏｏｏ“〜’１００００
”　となることによる。

この対応関係（即ち、被乗数（ＣＡＮＤ）と９倍数Ｇ１
〜Ｇ９と１桁上げ保存加算器（ＣＳＡＩ）への入力ビッ
ト位置と、該桁上げ保存加算器（Ｃ５Ａ１．Ｃ５Ａ２）
の出力である中間和（ＳＩＪＭ）　、中間キャリ（ＣＡ
ＲＲＹ）とのビット対応）は、通常の乗数動作において
、被乗数データ（ＣＡＮＤ）　２ａを、前述の６１〜Ｇ
９て示した倍数だけシフトしてビット対応で加算した時
の関係と同じであることは、第４図の通常の乗算におけ
る加算方法を模式的に示した図からも明らかである。即
ち、被乗数（ＣＡＮＤ）　２ａに対する加算動作は、本
図と、第３図（ａ）からも明らかなように、桁上げ保存
加算器（ＣＳＡＩ）　５０に対する、例えば、６３ビッ
ト目の入力で見ると、 倍数６１については、その４７ビット目、又は４８ビッ
ト目の被乗数（ＣＡＮＤ） 倍数０２については、その４９ビット目、又は５０ビッ
ト目の被乗数（ＣＡＮＤ） 以下、同じようにして、゛ 倍数６８については、その６１ビット目、又は６２ビッ
ト目の被乗数（ＣＡＮＤ） 倍数Ｇ９については、その６３ビット目の被乗数（ＣＡ
ＮＤ） の値を加算するようにゲートされる。

同様にして、桁上げ保存加算器（ＣＳＡＩ）　５０に対
する、例えば、６２ビット目の入力でみると、倍数Ｇｌ
については、その４６ビット目、又は４７ビット目の被
乗数（ＣＡＮＤ） 倍数６２については、その４８ピツトロ、又は４９ビッ
ト目の被乗数（ＣＡＮＤ） 以下、同じようにして、 倍数６８については、その６０ビット目、又は６１ビッ
ト目の被乗数（ＣＡＮＤ） 倍数Ｇ９については、その６２ビット目の被乗数（ＣＡ
ＮＤ） の値を加算するようにゲートされる。

上記桁上げ保存加算器（ＣＳＡＩ）　５０に対する入力
データは、桁上げ保存加算器（Ｃ５ＡＩ）　５０に対す
る６３ビット目の入力が、中間和（ＳＵＭ）　６ｂの６
３ビット目から上位に出力され、桁上げ保存加算器（Ｃ
３ＡＩ）５０に対する６２ビ・ノド目の入力が、中間キ
ャリ（ＣＡＲＲＹ）　６ａの６３ビット目から上位に出
力される。

（斜線で示す） 従って、ポピユレーションカウントの結果を、該中間相
（ＳｔｌＭ）　６ｂ、中間キャリ（ＣＡＲＲＹ）　６ａ
のそれぞれ６３ビットから上位に出力させようとすると
、上記桁上げ保存加算器（ＣＳＡＩ）　５０に対する６
３ビット目の入力に対しては、上記倍数Ｇ１〜Ｇ９に対
する、それぞれのゲート回路に、例えば、ドツトオアの
形で、前述のハーフ和ＣＩｔｓ）　１２ｂの各ビット出
力を接続し、該ゲートをポピユレーションカウント命令
の時のみ有効とするように制御すれば良いことが分かる
。

同様にして、桁上げ保存加算器（Ｃ５ＡＩ）　５０の６
２ビット目の入力に対しては、×２の重みを持りハーフ
キャリ（ｔｉｃ）　１２ａの各ビット出力をドツトオア
の形で接続し、同じポピユレーションカウント命令の時
のみ有効となるように制御すれば良いことになる。この
ドツトオアゲートが、前述のセレクタ（ＳＥＬ）　４１
として機能することになる。

上記ビット対応の例は、あくまでも−例であって、この
ビット位置に限るものでないことは、本ポピユレーショ
ンカウント動作が、当該乗算装置における倍数発生回路
（ＭＧ）　４の動作とは、中間キャリ（ＣＡＲＲＹ）　
６ａ、中間和（ＳＵＭ）　６ｂのどのビット位置に出力
されるかを除いて、全く関係ないことからも明らかであ
る。

第３図（ｂ）は上記中間キャリ（ＣＡＲＲＹ）　６ａ、
中間和（ＳＵＭ）　６ｂから、上記の６３ビット目〜５
９ビット目迄をポピユレーションカウント結果として抽
出し、セレクタＳＬ、Ｓ２を介して、桁上げ保存加算器
（ＣＳＡ３）　１３の最下位５ビットに入力する部分を
具体的に示したもので、上記桁上げ保存加算器（ＣＳＡ
１、Ｃ３Ａ２）　５０．５１でのカウント結果と、１サ
イクル前のスピル加算器（ＳＰＡ）　１１の、例えば、
下位８ビットとが、上記桁上げ保存加算器（ＣＳＡ３）
　１３によって加算される。但し、第１サイクル目にお
いては、該スピル加算器（ＳＰＡ）　１１からの下位８
ビットには０゛を設定する。

但し、このループバックはポピユレーションカウント動
作のときのみであって、乗算のときには、上記スピル加
算器（ＳＰＡ）　１１の最上位のキャリが、上記桁上げ
保存加算器（Ｃ５Ａ３）　１３の入力の最下位ビットに
戻す必要があり、この切り換えをセレクタＳ３で行って
いる。（第１図参照） この動作を４サイクル繰り返した後、該スピル加算器（
ＳＰＡ）　１１の全ビットを、結果レジスタ（ＺＲ）８
に出力する。この時出力されるデータが、ポピユレーシ
ョンカウントの結果を示していることになる。

結果レジスタ（ＺＲ）　８に入力されたデータは、当該
ポピユレーションカウント動作時においては、正規化回
路（ＰＯ５Ｔ　５ＦＴ）　９による正規化動作を行うこ
となく、その侭、最終結果レジスタ（Ｒ１）　１０に出
力される。

尚、上記実施例においては、ポピユレーションカウント
動作を行うとき、乗数データ（Ｒ３）　１ｂの４分割さ
れた２バイトのデータについて、２ビット宛に区切って
、各２ビットの一方と他方をそれぞれ群とし、２入力の
桁上げ保存加算器（即ち、半加算器）（ＣＳＡ）　１２
で加算し、８ビットのハーフキャリ（ＨＣ）　１２ａと
１．同じく８ビットのハーフ和（■Ｓ）　１２ｂを得る
例で説明したが、３ビット宛に区切って３群とし、３入
力の桁上げ保存加算器（ＣＳＡ）１２で加算しても良い
ことは言う迄もないことである。

このように、本発明は、通常の乗算装置に、９入力の桁
上げ保存加算器（ＣＳＡ１．Ｃ５Ａ２）と、２バイト幅
の桁上げ先見加算機能を備えたスピル加算器（ＳＰＡ）
があることに着目し、８バイトのデータを２バイト単位
に分割し、更に、例えば、２ビット単位で、８ビット幅
の半加算器（ＣＳＡ）で加算し、該半加算器（ＣＳＡ）
で得られた８ビットのハーフキャリ（ＨＣ）と、ハーフ
和（ＨＳ）とを、上記９入力の桁上げ保存加算器（Ｃ３
ＡＩ、Ｃ５Ａ２）に入力して加算し、該２バイト単位の
ポピユレーションカウント結果をスピル加算器（ＳＰＡ
）で加算する一連の処理を４回繰り返して８バイトデー
タに対するポピユレーションカウント結果を高速に得る
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の乗算装置は、少
なくとも、被乗数レジスタ（Ｒ２）と９乗数レジスタ（
Ｒ３）と、被乗数の倍数を算出する倍数発生器（ＭＧ）
と、該倍数発生器（ＭＧ）からの倍数データを入力とす
る複数段からなる桁上げ保存加算器（ＣＳＡＩ、Ｃ５Ａ
２）と、該桁上げ保存加算器（ＣＳＡ１．Ｃ５Ａ２）か
らの中間キャリ出力（ＣＡＲＲＹ）と中間和出力（ＳＯ
旧の下位バイトを補正する為のスピル加算器（ＳＰＡ）
とを備えた乗算装置において、上記乗数レジスタ（Ｒ３
）の中から取り出された乗数データを、例えば、２ビッ
ト毎に分割してビット対応で半加算を行う半加算器（Ｃ
５Ａ）と、その半加算出力（ｌＩｃ、Ｉ（Ｓ）を、上記
複数段からなる桁上げ保存加算器（Ｃ３ＡＩ、Ｃ３Ａ２
）に入力するセレクタ（ＳＥＬ）を設け、更にその中間
キャリ出力（ＣＡＲＲＹ）と中間相出力（ＳＯＭ）の一
部を抽出して加算を行う桁上げ保存加算器（ＣＡＳ３）
の出力を、上記スピル加算器（ＳＰＡ）に入力する手段
を設けることにより、乗算装置でポピユレーションカウ
ント命令を実行するようにしたものであるので、比較的
少ないハードウェアを追加するだけで、ポピユレーショ
ンカウント命令を２バイト単位で実行できる効果がある
。

【図面の簡単な説明】

第１図は本発明のポピユレーションカウント命令の実行
方式の原理ブロック図。 第２図は一般の乗算装置の構成例を示した図。 第３図は本発明の一実施例を示した図。 第４図は通常の乗算における加算方法を模式的に示した
図。 第５図はポピユレーションカウント命令の処理手順を説
明する図。 第６図は従来のポピユレーションカウント命令の実行回
路の例を示した図。 である。 図面において、 ｌはベクトルレジスタ（ＶＲ）　。 ｌａは被乗数レジスタ（Ｒ２）　、又は被乗数データ。 １ｂは乗数レジスタ（Ｒ３）　、又は乗数データ。 ３はデコーダ（ＤＥＣＯ口Ｅ）、４は倍数発生回路（Ｍ
Ｇ）　。 ４１はセレクタ（ＳＥＬ）。 ５０．５１は桁上げ保存加算器（ＣＳＡ１．Ｃ５Ａ２）
。 ６ａは中間キャリ（ＣＡＲＲＹ）　、　６ｂは中間和（
ＳＵＭ）　。 ８は結果レジスタ（ＺＲ）　。 ９は正規化回路（ＰＯＳＴ　５ＦＴ）。 １０は最終結果レジスタ（Ｒ１）　。 １１はスピル加算器（ＳＰＡ）　。 １２は２入力、又は３入力の桁上げ保存加算器、又は半
加算器（ＣＳＡ）　。 １２ａはハーフキャリ（ＩＣ）、又はキャリ出力（ＨＣ
）　。 １２ｂはハーフ和（ＩＩｓ）、又は和出力（）Ｉｓ）。 １３は桁上げ保存加算器（ＣＳＡ３）　。 をそれぞれ示す。 °１　　′にリ　イ圏老Ｓこ ポピューレ５ヨ〉７）ワシト糾の幻−力１→ｌｌｋ現期
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Claims (1)

1. 【特許請求の範囲】 少なくとも、被乗数レジスタ（１ａ）と、乗数レジスタ
   （１ｂ）と、該乗数レジスタ（１ｂ）から取り出された
   乗数データをデコードするデコーダ（３）と、上記デコ
   ーダ（３）のデコード結果に基づいて、被乗数の倍数を
   算出する倍数発生器（４）と、該倍数発生器（４）から
   の倍数データを入力とする複数段からなる桁上げ保存加
   算器（５０、５１）と、該桁上げ保存加算器数（５０、
   ５１）からの中間キャリ出力（６ａ）と中間和出力（６
   ｂ）の下位バイトを補正する為のスピル加算器（１１）
   とを備えた乗算装置であって、上記乗数レジスタ（１ｂ
   ）の中から取り出された乗数データをデコードするデコ
   ーダ（３）とは独立に、該乗数データを任意の２ビット
   毎、又は３ビット毎に分割してビット対応の加算を行う
   、２入力、又は３入力の桁上げ保存加算器（１２）と、
   上記倍数発生器（４）からの倍数データを入力とする複
   数段からなる桁上げ保存加算器（５０、５１）の入力段
   に、セレクタ（４１）を設け、 該倍数発生器（４）からの倍数データを抑止して、上記
   桁上げ保存加算器（１２）からのキャリ出力（ＨＣ）１
   ２ａと、和出力（ＨＳ）１２ｂを選択して、上記桁上げ
   保存加算器（５０、５１）に入力すると共に、上記中間
   キャリ出力（６ａ）と中間和出力（６ｂ）の一部を抽出
   して加算を行う桁上げ保存加算器（１３）の出力を、上
   記スピル加算器（１１）に入力する手段を設けて、ポピ
   ュレーションカウント命令を実行するようにしたことを
   特徴とする乗算装置。