JPH01185725A - 乗算装置 - Google Patents
乗算装置Info
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- JPH01185725A JPH01185725A JP63010091A JP1009188A JPH01185725A JP H01185725 A JPH01185725 A JP H01185725A JP 63010091 A JP63010091 A JP 63010091A JP 1009188 A JP1009188 A JP 1009188A JP H01185725 A JPH01185725 A JP H01185725A
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- Pending
Links
- 238000004321 preservation Methods 0.000 abstract 8
- 238000010586 diagram Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 7
- 101100112111 Caenorhabditis elegans cand-1 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 241000287531 Psittacidae Species 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
乗算装置に関し、
ポピユレーション・カウント命令を実行できる乗算装置
を提供することを目的とし、 被乗数レジスタと、乗数レジスタと、乗数レジスタの乗
数データをデコードするデコーダと、デコーダのデコー
ド結果に基づいて被乗数の倍数データを生成する倍数発
生器と、倍数発生器からの倍数データを入力とする第１
の桁上げ保存加算器と、第１の桁上げ保存加算器からの
出力を入力とする桁上げ先見加算器とを具備する乗算装
置において、乗数レジスタの乗数データを２ビット毎ま
たは３ビット毎に分割してビット対応の加算を行う第２
の桁上げ保存加算器を設けると共に、第１の桁上げ保存
加算器の入力段にセレクタを設け、ポピユレーション・
カウント命令が発行された場合に、セレクタによって第
２の袷上げ保存加算器からのキャリィとサムとを選択し
、これらを第１の桁上げ保存加算器及び桁上げ先見加算
器で加算することを構成要件としている。
を提供することを目的とし、 被乗数レジスタと、乗数レジスタと、乗数レジスタの乗
数データをデコードするデコーダと、デコーダのデコー
ド結果に基づいて被乗数の倍数データを生成する倍数発
生器と、倍数発生器からの倍数データを入力とする第１
の桁上げ保存加算器と、第１の桁上げ保存加算器からの
出力を入力とする桁上げ先見加算器とを具備する乗算装
置において、乗数レジスタの乗数データを２ビット毎ま
たは３ビット毎に分割してビット対応の加算を行う第２
の桁上げ保存加算器を設けると共に、第１の桁上げ保存
加算器の入力段にセレクタを設け、ポピユレーション・
カウント命令が発行された場合に、セレクタによって第
２の袷上げ保存加算器からのキャリィとサムとを選択し
、これらを第１の桁上げ保存加算器及び桁上げ先見加算
器で加算することを構成要件としている。
本発明は、データ中の１”の値を持つビットの個数を計
数する命令（ポピユレーション・カウント命令）をも実
行できるようになった乗算装置に関するものである。
数する命令（ポピユレーション・カウント命令）をも実
行できるようになった乗算装置に関するものである。
最近の計算機システムの著しい進歩に伴って、計算機シ
ステムによる画像処理が盛んになって来ている。
ステムによる画像処理が盛んになって来ている。
このようなコンピュータ・グラフィックの分野において
、例えば画像の濃淡を計算するのに、いわゆるポピユレ
ーション・カウント命令がしばしば用いられる。
、例えば画像の濃淡を計算するのに、いわゆるポピユレ
ーション・カウント命令がしばしば用いられる。
第８図は従来のポピユレーション・カウント命令の実行
回路の例を示す図である。同図において、３１は入力レ
ジスタ、３２はセレクタ、３３はレジスタ、３４は演算
装置、３５は桁上げ先見加算器、３６は結果レジスタを
それぞれ示している。
回路の例を示す図である。同図において、３１は入力レ
ジスタ、３２はセレクタ、３３はレジスタ、３４は演算
装置、３５は桁上げ先見加算器、３６は結果レジスタを
それぞれ示している。
先ず、８バイトのデータがセレクタ３２を通してレジス
タ３３に設定されると、最下位の１バイトが演算回路３
４に投入される。演算回路３４においては、該１バイト
のデータについて“１′の個数を算出して２進数に変換
し、桁上げ先見加算器３５に送出し、一つ前のサイクル
で算出された個数と加算される。
タ３３に設定されると、最下位の１バイトが演算回路３
４に投入される。演算回路３４においては、該１バイト
のデータについて“１′の個数を算出して２進数に変換
し、桁上げ先見加算器３５に送出し、一つ前のサイクル
で算出された個数と加算される。
第９図はポピユレーション・カウント命令の処理手順を
示す図である。第９図は上述の説明から理解できるもの
と思われるので、説明は省略する。
示す図である。第９図は上述の説明から理解できるもの
と思われるので、説明は省略する。
従来方式においては、演算を一回実行する毎に、レジス
タ３１からの８バイトの入力データを１バイト右にシフ
トして、再びレジスタ３３に投入することを８回繰り返
すことによって、８バイトのデータについての“１′の
個数を計数し、最終結果を最下位バイトに得ていた。従
って、従来方式においては、第８図に示すような専用の
ハードウェアが必要になると共に、処理時間も長くなる
と言う問題があった。
タ３１からの８バイトの入力データを１バイト右にシフ
トして、再びレジスタ３３に投入することを８回繰り返
すことによって、８バイトのデータについての“１′の
個数を計数し、最終結果を最下位バイトに得ていた。従
って、従来方式においては、第８図に示すような専用の
ハードウェアが必要になると共に、処理時間も長くなる
と言う問題があった。
１バイト単位で処理する代わりに、２バイト単位で処理
することも考えられるが、２バイト単位で処理すると、
処理速度は改善されるが、２バイト・データについて′
１′の個数を算出する演算回路に多くのハードウェア量
が必要となり、現実的でなくなると言う問題があった。
することも考えられるが、２バイト単位で処理すると、
処理速度は改善されるが、２バイト・データについて′
１′の個数を算出する演算回路に多くのハードウェア量
が必要となり、現実的でなくなると言う問題があった。
″ところで、ポピユレーション・カウント命令の使用頻
度が少ないこと、パイプライン方式の計算機では乗算パ
イプラインの使用頻度が加算パイプラインに比べて少な
いこと、及び乗算パイプラインは倍数データを発生させ
該倍数データに基づいて該乗数をシフトして加算するた
めの複数入力の桁上げ保存加算器がビット対応に設けら
れ−ていること等に着目すると、少ないハードウェア量
で且つ計算機システムの他の演算に影響を与えることな
く乗算パイプラインを使用することにより、ポピユレー
ション・カウント命令を効率よく実行できることが期待
できる。
度が少ないこと、パイプライン方式の計算機では乗算パ
イプラインの使用頻度が加算パイプラインに比べて少な
いこと、及び乗算パイプラインは倍数データを発生させ
該倍数データに基づいて該乗数をシフトして加算するた
めの複数入力の桁上げ保存加算器がビット対応に設けら
れ−ていること等に着目すると、少ないハードウェア量
で且つ計算機システムの他の演算に影響を与えることな
く乗算パイプラインを使用することにより、ポピユレー
ション・カウント命令を効率よく実行できることが期待
できる。
本発明は、この点に鑑みて創作されたものであって、既
存の乗算装置に若干のハードウェアを追加するだけでポ
ピユレーション・カウント命令を実行できるようになっ
た乗算装置を提供することを目的としている。
存の乗算装置に若干のハードウェアを追加するだけでポ
ピユレーション・カウント命令を実行できるようになっ
た乗算装置を提供することを目的としている。
第１図は本発明の原理図である。乗算装置は、被乗数レ
ジスタ２ａと、乗数レジスタ２ｂと、該乗数レジスタ２
ｂから取り出された乗数データをデコードするデコーダ
３と、上記デコーダ３のデコード結果に基づいて被乗数
の倍数データを生成する倍数発生器４と、該倍数発生器
４からの倍数データを入力とする複数段から成る第１の
桁上げ保存加算器５と、該第１の桁上げ保存加算器５か
らの出力を入力とする桁上げ先見加算器６とを具備して
いる。この種の乗算装置は公知のものであるが、本発明
はこの種の乗算装置において、上記乗数レジスタ２ｂの
中から取り出された乗数データをデコードするデコーダ
３とは独立に、該乗数データを任意の２ビット毎または
３ビット毎に分割してビット対応の加算を行う２入力ま
たは３入力の第２の桁上げ保存加算器１２を設ける共に
、上記倍数発生器４からの倍数データを入力とする複数
段からなる第１の桁上げ保存加算器５０入力段に、セレ
クタ４１を設けている。
ジスタ２ａと、乗数レジスタ２ｂと、該乗数レジスタ２
ｂから取り出された乗数データをデコードするデコーダ
３と、上記デコーダ３のデコード結果に基づいて被乗数
の倍数データを生成する倍数発生器４と、該倍数発生器
４からの倍数データを入力とする複数段から成る第１の
桁上げ保存加算器５と、該第１の桁上げ保存加算器５か
らの出力を入力とする桁上げ先見加算器６とを具備して
いる。この種の乗算装置は公知のものであるが、本発明
はこの種の乗算装置において、上記乗数レジスタ２ｂの
中から取り出された乗数データをデコードするデコーダ
３とは独立に、該乗数データを任意の２ビット毎または
３ビット毎に分割してビット対応の加算を行う２入力ま
たは３入力の第２の桁上げ保存加算器１２を設ける共に
、上記倍数発生器４からの倍数データを入力とする複数
段からなる第１の桁上げ保存加算器５０入力段に、セレ
クタ４１を設けている。
データの中の“１“のビットの個数を計数するための所
定の命令が発行されると、上記倍数発生器４からの倍数
データを抑止し、上記セレクタ４１によって上記第２の
桁上げ保存加算器１２からのキャリィ出力１２ａとサム
出力１２ｂとを選択して上記第１の桁上げ保存加算器５
に入力し、該第１の桁上げ保存加算器５の出力を入力と
する桁上げ先見加算器６で加算する。
定の命令が発行されると、上記倍数発生器４からの倍数
データを抑止し、上記セレクタ４１によって上記第２の
桁上げ保存加算器１２からのキャリィ出力１２ａとサム
出力１２ｂとを選択して上記第１の桁上げ保存加算器５
に入力し、該第１の桁上げ保存加算器５の出力を入力と
する桁上げ先見加算器６で加算する。
第２図は本発明の一実施例のブロック図である。
同図において、１はベクトル・レジスタ、１ａと１ｂは
レジスタ、２ａないし２ｈもレジスタ、３はデコーダ、
４は倍数発生器、４１はセレクタ、５は桁上げ保存加算
器、６は桁上げ先見加算器、７ａないし７ｄはレジスタ
、８は桁上げ保存加算器、９は桁上げ先見加算器、１９
はポスト・シフタ、ｌｌａはレジスタ、ｌｌｂもレジス
タ、ＡないしＤは乗算単位をそれぞれ示している。
レジスタ、２ａないし２ｈもレジスタ、３はデコーダ、
４は倍数発生器、４１はセレクタ、５は桁上げ保存加算
器、６は桁上げ先見加算器、７ａないし７ｄはレジスタ
、８は桁上げ保存加算器、９は桁上げ先見加算器、１９
はポスト・シフタ、ｌｌａはレジスタ、ｌｌｂもレジス
タ、ＡないしＤは乗算単位をそれぞれ示している。
ベクトル・レジスタ１から読み出された８バイトの被乗
数データはレジスタ１ａにセットされ、ベクトル・レジ
スタ１から読み出された８バイトの乗数データはレジス
タ１ｂにセットされる。レジスタ１ａの上位４バイトは
レジスタ２ａ、２ｃにそれぞれセットされ、レジスタ１
ａの下位４バイトはレジスタ２ｅ、２ｇにそれぞれセッ
トされる。レジスタ１ｂの上位４バイトはレジスタ２ｂ
。
数データはレジスタ１ａにセットされ、ベクトル・レジ
スタ１から読み出された８バイトの乗数データはレジス
タ１ｂにセットされる。レジスタ１ａの上位４バイトは
レジスタ２ａ、２ｃにそれぞれセットされ、レジスタ１
ａの下位４バイトはレジスタ２ｅ、２ｇにそれぞれセッ
トされる。レジスタ１ｂの上位４バイトはレジスタ２ｂ
。
２ｒにそれぞれセットされ、レジスタ１ｂの下位４バイ
トはレジスタ２ｄ、２ｈにそれぞれセットされる。乗算
単位ＡはＣＵＸ Ｉ Ｕの乗算を行い、乗算単位ＢはＣ
ＵＸ Ｉ Ｌの乗算を行い、乗算単位ＣはＣＬＸ ＩＵ
の乗算を行い、乗算単位りはＩＬＸＣＬの乗算を行う。
トはレジスタ２ｄ、２ｈにそれぞれセットされる。乗算
単位ＡはＣＵＸ Ｉ Ｕの乗算を行い、乗算単位ＢはＣ
ＵＸ Ｉ Ｌの乗算を行い、乗算単位ＣはＣＬＸ ＩＵ
の乗算を行い、乗算単位りはＩＬＸＣＬの乗算を行う。
但し、ＣＵは被乗数の上位４バイト、ＣＬは被乗数の下
位４バイト、ＩＵは乗数の上位４バイト、ＩＬは乗数の
下位４バイトをそれぞれ示す。
位４バイト、ＩＵは乗数の上位４バイト、ＩＬは乗数の
下位４バイトをそれぞれ示す。
乗算単位Ａ、Ｂ、Ｃ，Ｄは同じ構成を有しているので、
乗算単位Ａについてのみ説明する。乗算単位Ａにおいて
、乗数レジスタ２ｂの乗数データはデコーダ３によって
デコードされ、デコード結果が倍数発生器４に送られる
。倍数発生器４は、デコード結果に従って被乗数の倍数
データを作成し、作成した倍数データを出力する。また
、乗数レジスタ２ｂの乗数データは、この乗数データを
・２ビットまたは３ビット毎に分割してビット対応の加
算を行う２入力または３入力の桁上げ保存加算器１２に
入力される。桁上げ保存加算器１２からのキャリィ１２
ａ及びサム１２ｂは、乗数レジスタ２ｂの乗数データの
中に存在する′１′のビットの個数を示している。セレ
クタ４１は、通常の乗算命令の場合には倍数発生器４か
らの倍数データを選択し、ポピユレーション・カウント
命令の場合には桁上げ保存加算器１２からのキャリィ出
力１２ａおよびサム出力１２ｂを選択する。セレクタ４
１によって選択されたデータは、桁上げ保存加算器５に
入力される。桁上げ保存加算器５は、１７入力を持ち、
複数段から成るものである。
乗算単位Ａについてのみ説明する。乗算単位Ａにおいて
、乗数レジスタ２ｂの乗数データはデコーダ３によって
デコードされ、デコード結果が倍数発生器４に送られる
。倍数発生器４は、デコード結果に従って被乗数の倍数
データを作成し、作成した倍数データを出力する。また
、乗数レジスタ２ｂの乗数データは、この乗数データを
・２ビットまたは３ビット毎に分割してビット対応の加
算を行う２入力または３入力の桁上げ保存加算器１２に
入力される。桁上げ保存加算器１２からのキャリィ１２
ａ及びサム１２ｂは、乗数レジスタ２ｂの乗数データの
中に存在する′１′のビットの個数を示している。セレ
クタ４１は、通常の乗算命令の場合には倍数発生器４か
らの倍数データを選択し、ポピユレーション・カウント
命令の場合には桁上げ保存加算器１２からのキャリィ出
力１２ａおよびサム出力１２ｂを選択する。セレクタ４
１によって選択されたデータは、桁上げ保存加算器５に
入力される。桁上げ保存加算器５は、１７入力を持ち、
複数段から成るものである。
桁上げ保存加算器５から出力されるサムとキャリィは、
桁上げ先見加算器６によって加算される。
桁上げ先見加算器６によって加算される。
桁上げ先見加算器６から出力される加算結果は、レジス
タ７ａにセットされる。
タ７ａにセットされる。
乗算単位Ａ、Ｂ、Ｃ，Ｄから出力される演算結果は、桁
上げ保存加算器８によって加算される。
上げ保存加算器８によって加算される。
桁上げ保存加算器８の出力は、桁上げ先見加算器９に入
力され、加算される０桁上げ先見加算器９の加算結果は
ポスト・シフタ１０によってポスト・シフトされ、その
結果はレジスタｌｌａにセットされる。ポピユレーショ
ン・カウント命令の場合、レジスタｌｌａのビット２６
ないしビット３１が“０°に抑止され、ビット２６ない
しビット３１が“０゛に抑止された上位８バイトがレジ
スタｌｌｂにセットされる。
力され、加算される０桁上げ先見加算器９の加算結果は
ポスト・シフタ１０によってポスト・シフトされ、その
結果はレジスタｌｌａにセットされる。ポピユレーショ
ン・カウント命令の場合、レジスタｌｌａのビット２６
ないしビット３１が“０°に抑止され、ビット２６ない
しビット３１が“０゛に抑止された上位８バイトがレジ
スタｌｌｂにセットされる。
第３図は本発明の要部の詳細の例を示すブロック図、第
４図は第１のセレクタの例を示す図、第５図は第２のセ
レクタの例を示す図である。同図において、１３−０な
いし１３−３１はＡＮＤ回路、１４−０ないし１４−３
１もＡＮＤ回路、１５−Ｏないし１５−１５は半加算器
、１６−２ないし１６−１７もＡＮＤ回路、１７−２な
いし１７−１７もＡＮＤ回路、１８−２ないし１８−１
６もＡＮＤ回路、１９−２ないし１９−１７もＡＮＤ回
路、２０−２ないし２０−１７もＡＮＤ回路、２１−２
ないし２１−１６もＡＮＤ回路、４１ａは第１のセレク
タ、４１ｂは第２のセレクタをそれぞれ示している。第
３図の半加算器１５−０ないし１５−１５は、桁上げ保
存加算器１・２を構成しており、ＡＮＤ回路１６−２な
いし１６−１７及び１９−２ないし１９−１７はセレク
タ４１の部分に相当している。また、ＡＮＤ回路１７−
２ないし１７−１７．１８−２ないし１８−１６．２０
−２ないし２０−１７及び２１−１ないし２１−１６は
、倍数発生器４０部分に相当する。
４図は第１のセレクタの例を示す図、第５図は第２のセ
レクタの例を示す図である。同図において、１３−０な
いし１３−３１はＡＮＤ回路、１４−０ないし１４−３
１もＡＮＤ回路、１５−Ｏないし１５−１５は半加算器
、１６−２ないし１６−１７もＡＮＤ回路、１７−２な
いし１７−１７もＡＮＤ回路、１８−２ないし１８−１
６もＡＮＤ回路、１９−２ないし１９−１７もＡＮＤ回
路、２０−２ないし２０−１７もＡＮＤ回路、２１−２
ないし２１−１６もＡＮＤ回路、４１ａは第１のセレク
タ、４１ｂは第２のセレクタをそれぞれ示している。第
３図の半加算器１５−０ないし１５−１５は、桁上げ保
存加算器１・２を構成しており、ＡＮＤ回路１６−２な
いし１６−１７及び１９−２ないし１９−１７はセレク
タ４１の部分に相当している。また、ＡＮＤ回路１７−
２ないし１７−１７．１８−２ないし１８−１６．２０
−２ないし２０−１７及び２１−１ないし２１−１６は
、倍数発生器４０部分に相当する。
Ｒ３−０（レジスタ２ｂのビットＯ）はＡＮＤ回路１３
−０および１４−０に入力され、Ｒ３−２９はＡＮＤ回
路１３−２９および１４−２９に入力され、Ｒ３−３０
はＡＮＤ回路１３−３０および１４−３０に入力され、
Ｒ３−３１はＡＮＤ回路１３−３１および１４−３１に
入力される。乗算命令の場合には、ＡＮＤ回路１３−Ｏ
ないし１３−３１が開き、Ｒ３−０ないしＲ３−３１は
デコーダ３に送られる。
−０および１４−０に入力され、Ｒ３−２９はＡＮＤ回
路１３−２９および１４−２９に入力され、Ｒ３−３０
はＡＮＤ回路１３−３０および１４−３０に入力され、
Ｒ３−３１はＡＮＤ回路１３−３１および１４−３１に
入力される。乗算命令の場合には、ＡＮＤ回路１３−Ｏ
ないし１３−３１が開き、Ｒ３−０ないしＲ３−３１は
デコーダ３に送られる。
ポピユレーション・カウント命令の場合には、ＡＮＤ回
路１４−０ないし１４−３１が開き、Ｒ３−０とＲ３−
１とが半加算器１５−０に入力され、Ｒ３−２８とＲ３
−２９が半加算器１５−１４に入力され、Ｒ３−３０と
Ｒ３−３１が半加算器１５−１５に入力される。なお、
第３図のようにレジスタ２ｂのデータを２ビット毎に区
切って区切られた２ビットの中の′１゛の個数を対応す
る半加算器で求める代わりに、レジスタ２ｂのデータを
３ビット毎に区切って区切られた３ビットの中の°１゛
の個数を対応する３入力の桁上げ加算器で求めることも
可能である。
路１４−０ないし１４−３１が開き、Ｒ３−０とＲ３−
１とが半加算器１５−０に入力され、Ｒ３−２８とＲ３
−２９が半加算器１５−１４に入力され、Ｒ３−３０と
Ｒ３−３１が半加算器１５−１５に入力される。なお、
第３図のようにレジスタ２ｂのデータを２ビット毎に区
切って区切られた２ビットの中の′１゛の個数を対応す
る半加算器で求める代わりに、レジスタ２ｂのデータを
３ビット毎に区切って区切られた３ビットの中の°１゛
の個数を対応する３入力の桁上げ加算器で求めることも
可能である。
半加算器１５−０ないし１５−１５から出力されるキャ
リィのビットＯはＡＮＤ回路１６−２に入力され、キャ
リィのビット１はＡＮＤ回路１６−３に入力され、キャ
リィのビット１４はＡＮＤ回路１６−１６に入力され、
キャリィのビット１５はＡＮＤ回路１６−１７に入力さ
れる。ＡＮＤ回路１６−２ないし１６−１７は、ポピユ
レーション・カウント命令の場合に開く。
リィのビットＯはＡＮＤ回路１６−２に入力され、キャ
リィのビット１はＡＮＤ回路１６−３に入力され、キャ
リィのビット１４はＡＮＤ回路１６−１６に入力され、
キャリィのビット１５はＡＮＤ回路１６−１７に入力さ
れる。ＡＮＤ回路１６−２ないし１６−１７は、ポピユ
レーション・カウント命令の場合に開く。
ＡＮＤ回路１７−２−１ないし１７−１７は乗算命令の
場合に開く。ＡＮＤ回路１８−２−１ないし１８−１６
−２も同様である。ＡＮＤ回路１７−２−１には十ＣＡ
ＮＤ−０（被乗数のビット０）と６２＋１とが入力され
、ＡＮＤ回路１７−２−２には−ＣＡＮＤ−０とＧ２−
１とが入力され、ＡＮＤ回路１７−３−１には十〇ＡＮ
Ｄ−２と６３＋１とが入力され、ＡＮＤ回路１７−３−
２には一〇ＡＮＤ２と６３−１とが入力され、ＡＮＤ回
路１７−１６−１には十ＣＡＮＤ−２８とＧ１６ ＋１
とが入力され、ＡＮＤ回路１７−１６−２には−ＣＡＮ
Ｄ−２８とＧ１６−１とが入力され１、ＡＮＤ回路１７
−１７には十ＣＡＮＤ−３０とＧ１７ ＋１とが入力さ
れる。ＡＮＤ回路１Ｂ−２−１には十ＣＡＮＤ−１と６
２＋２とが入力され、ＡＮＤ回路１８−２−２には−Ｃ
ＡＮＤ−１と６２−２とが入力され、ＡＮＤ回路１８−
３−１には十〇ＡＮＤ−３と６３＋２とが入力され、Ａ
ＮＤ回路１８−３−２には−ＣＡＮＤ〜３と６３−２と
が入力され、ＡＮＤ回路１８−１６−１には十〇ＡＮＤ
−２９とＧ１６ ＋２とが入力され、ＡＮＤ回路１８−
１６−２には一〇ＡＮＤ−２９とＧ１６−２とが入力さ
れる。
場合に開く。ＡＮＤ回路１８−２−１ないし１８−１６
−２も同様である。ＡＮＤ回路１７−２−１には十ＣＡ
ＮＤ−０（被乗数のビット０）と６２＋１とが入力され
、ＡＮＤ回路１７−２−２には−ＣＡＮＤ−０とＧ２−
１とが入力され、ＡＮＤ回路１７−３−１には十〇ＡＮ
Ｄ−２と６３＋１とが入力され、ＡＮＤ回路１７−３−
２には一〇ＡＮＤ２と６３−１とが入力され、ＡＮＤ回
路１７−１６−１には十ＣＡＮＤ−２８とＧ１６ ＋１
とが入力され、ＡＮＤ回路１７−１６−２には−ＣＡＮ
Ｄ−２８とＧ１６−１とが入力され１、ＡＮＤ回路１７
−１７には十ＣＡＮＤ−３０とＧ１７ ＋１とが入力さ
れる。ＡＮＤ回路１Ｂ−２−１には十ＣＡＮＤ−１と６
２＋２とが入力され、ＡＮＤ回路１８−２−２には−Ｃ
ＡＮＤ−１と６２−２とが入力され、ＡＮＤ回路１８−
３−１には十〇ＡＮＤ−３と６３＋２とが入力され、Ａ
ＮＤ回路１８−３−２には−ＣＡＮＤ〜３と６３−２と
が入力され、ＡＮＤ回路１８−１６−１には十〇ＡＮＤ
−２９とＧ１６ ＋２とが入力され、ＡＮＤ回路１８−
１６−２には一〇ＡＮＤ−２９とＧ１６−２とが入力さ
れる。
ＡＮＤ回路１６−２．１７−２．１８−２の出力は桁上
げ加算器５の入力端子Ｇ２−３０に印加され、ＡＮＤ回
路１６−３．１７−３．１８−３の出力は桁上げ加算器
５の入力端子Ｇ３−３０に印加され、ＡＮＤ回路１６−
１６．１７−１６．１８−１６の出力は桁上げ加算器５
の入力端子Ｇ１６−３０に印加され、ＡＮＤ回路１６−
１７．１７−１７の出力は桁上げ加算器５の入力端子Ｇ
１７−３０に印加される。
げ加算器５の入力端子Ｇ２−３０に印加され、ＡＮＤ回
路１６−３．１７−３．１８−３の出力は桁上げ加算器
５の入力端子Ｇ３−３０に印加され、ＡＮＤ回路１６−
１６．１７−１６．１８−１６の出力は桁上げ加算器５
の入力端子Ｇ１６−３０に印加され、ＡＮＤ回路１６−
１７．１７−１７の出力は桁上げ加算器５の入力端子Ｇ
１７−３０に印加される。
半加算器１５−Ｏないし１５−１５から出力されるサム
のビットＯはＡＮＤ回路１９−２に入力され、サムのビ
ット１４はＡＮＤ回路１９−１６に入力され、サムのビ
ット１５はＡＮＤ回路１９−１７に入力される。ＡＮＤ
回路１９−２ないし１９−１７は、ポピユレーション・
カウント命令の場合に開く。
のビットＯはＡＮＤ回路１９−２に入力され、サムのビ
ット１４はＡＮＤ回路１９−１６に入力され、サムのビ
ット１５はＡＮＤ回路１９−１７に入力される。ＡＮＤ
回路１９−２ないし１９−１７は、ポピユレーション・
カウント命令の場合に開く。
ＡＮＤ回路２０−２−１ないし２０−１７は乗算命令の
場合に開く。ＡＮＤ回路２１−１ないし２１−１６−２
も同様である。ＡＮＤ回路２０−２−１には十ＣＡＮＤ
−１と６２＋１とが入力され、ＡＮＤ回路２０−２−２
には−ＣＡＮＤ：４ とＧ２−１とが入力され、ＡＮＤ
回路２０−１６−１には＋ＣＡＮＤ−２９とＧ１６＋１
とが入力され、ＡＮＤ回路２０−１６−２には−ＣＡ
ＮＤ−２９とＧ１６−１とが入力され、ＡＮＤ回路２０
−１７には十ＣＡＮＤ−３１とＧ１７ ＋１ とが入力
される。ＡＮＤ回路２１−１には−ＣＡＮＤ−０とＧ１
−２とが入力され、ＡＮＤ回路２１−２−１には十ＣＡ
ＮＤ−２と６２÷２とが入力され、ＡＮＤ回路２１−２
−２には−ＣＡＮＤ−２とＧ２−２とが入力され、ＡＮ
Ｄ回路２１−１６−１には十ＣＡＮＤ−３０とＧ１６＋
２とが入力され、ＡＮＤ回路２１−１６−２には−ＣＡ
ＮＤ−３０とＧ１６−２とが入力される。
場合に開く。ＡＮＤ回路２１−１ないし２１−１６−２
も同様である。ＡＮＤ回路２０−２−１には十ＣＡＮＤ
−１と６２＋１とが入力され、ＡＮＤ回路２０−２−２
には−ＣＡＮＤ：４ とＧ２−１とが入力され、ＡＮＤ
回路２０−１６−１には＋ＣＡＮＤ−２９とＧ１６＋１
とが入力され、ＡＮＤ回路２０−１６−２には−ＣＡ
ＮＤ−２９とＧ１６−１とが入力され、ＡＮＤ回路２０
−１７には十ＣＡＮＤ−３１とＧ１７ ＋１ とが入力
される。ＡＮＤ回路２１−１には−ＣＡＮＤ−０とＧ１
−２とが入力され、ＡＮＤ回路２１−２−１には十ＣＡ
ＮＤ−２と６２÷２とが入力され、ＡＮＤ回路２１−２
−２には−ＣＡＮＤ−２とＧ２−２とが入力され、ＡＮ
Ｄ回路２１−１６−１には十ＣＡＮＤ−３０とＧ１６＋
２とが入力され、ＡＮＤ回路２１−１６−２には−ＣＡ
ＮＤ−３０とＧ１６−２とが入力される。
ＡＮＤ回路２１−１の出力は桁上げ加算器５の入力端子
Ｇ１−３１に印加され、ＡＮＤ回路１９−２．２０−２
．２１−２の出力は桁上げ加算器５の入力端子Ｇ２−３
１に印加され、ＡＮＤ回路１９−１６．２０−１６．２
１−１６の出力は桁上げ加算器５の入力端子Ｇ１６−３
１に印加され、ＡＮＤ回路１９−１７．２０−１７の出
力は桁上げ加算器５の入力端子Ｇ１７−３１に印加され
る。
Ｇ１−３１に印加され、ＡＮＤ回路１９−２．２０−２
．２１−２の出力は桁上げ加算器５の入力端子Ｇ２−３
１に印加され、ＡＮＤ回路１９−１６．２０−１６．２
１−１６の出力は桁上げ加算器５の入力端子Ｇ１６−３
１に印加され、ＡＮＤ回路１９−１７．２０−１７の出
力は桁上げ加算器５の入力端子Ｇ１７−３１に印加され
る。
第６図は通常の乗算における加算方法を模式的に示した
図である。倍数ゲートＧ１＋１がオンである場合にはレ
ジスタ２ｂの被乗数はそのまま、６１−１がオンである
場合は反転されて桁上げ加算器５に入力され、倍数ゲー
） Ｇ１＋２がオンである場合にはレジスタ２ｂの被乗
数は１ビット左シフトして桁上げ加算器５に入力され、
Ｇ１−２オンである場合は１ビット左シフトして、さら
に反転されたデータが入力され、倍数ゲートＧ２＋１が
オンである場合にはレジスタ２ｂの被乗数は２ビット左
シフトして桁上げ加算器５に入力され、６２〜１がオン
の場合は２ビット左シフトして、さらに反転されたデー
タが入力され、倍数ゲー） Ｇ２＋２がオンである場合
にはレジスタ２ｂの被乗数は３ビット左シフトして桁上
げ加算器５に入力され、Ｇ−２−２がオンである場合に
は３ビット左シフトして、さらに反転されたデータが入
力される。以下、図示の通りである。
図である。倍数ゲートＧ１＋１がオンである場合にはレ
ジスタ２ｂの被乗数はそのまま、６１−１がオンである
場合は反転されて桁上げ加算器５に入力され、倍数ゲー
） Ｇ１＋２がオンである場合にはレジスタ２ｂの被乗
数は１ビット左シフトして桁上げ加算器５に入力され、
Ｇ１−２オンである場合は１ビット左シフトして、さら
に反転されたデータが入力され、倍数ゲートＧ２＋１が
オンである場合にはレジスタ２ｂの被乗数は２ビット左
シフトして桁上げ加算器５に入力され、６２〜１がオン
の場合は２ビット左シフトして、さらに反転されたデー
タが入力され、倍数ゲー） Ｇ２＋２がオンである場合
にはレジスタ２ｂの被乗数は３ビット左シフトして桁上
げ加算器５に入力され、Ｇ−２−２がオンである場合に
は３ビット左シフトして、さらに反転されたデータが入
力される。以下、図示の通りである。
ポピユレーション・カウント命令の場合には次のように
なる。倍数ゲートＧｌ、 Ｇ２．・・・、Ｇ１７毎に入
力端子が桁上げ加算器５に設けられているとすると、桁
上げ加算器１２から出力されるサムのビット０は入力端
子Ｇ１の重み２３ｔのビット位置に印加され、桁上げ加
算器１２から出力されるキャリィのビットＯは入力端子
Ｇ１の重み２３３のビット位置に印加される。また、桁
上げ加算器１２から出力されるサムのビット１は入力端
子Ｇ２の重み２°のビット位置に印加され、桁上げ加算
器１２から出力されるキャリィのビット０は入力端子Ｇ
２の重み２３３のビット位置に印加される。以下、図示
の通りである。各入力端子Ｇｌ、Ｇ２．・・・、Ｇ１７
における重み２３２のビット位置及び重み２３３のビッ
ト位置のデータは、桁上げ加算器５で加算される。この
加算結果は、レジスタ２ｂのデータの中にある‘１’の
ビットの個数を表している。
なる。倍数ゲートＧｌ、 Ｇ２．・・・、Ｇ１７毎に入
力端子が桁上げ加算器５に設けられているとすると、桁
上げ加算器１２から出力されるサムのビット０は入力端
子Ｇ１の重み２３ｔのビット位置に印加され、桁上げ加
算器１２から出力されるキャリィのビットＯは入力端子
Ｇ１の重み２３３のビット位置に印加される。また、桁
上げ加算器１２から出力されるサムのビット１は入力端
子Ｇ２の重み２°のビット位置に印加され、桁上げ加算
器１２から出力されるキャリィのビット０は入力端子Ｇ
２の重み２３３のビット位置に印加される。以下、図示
の通りである。各入力端子Ｇｌ、Ｇ２．・・・、Ｇ１７
における重み２３２のビット位置及び重み２３３のビッ
ト位置のデータは、桁上げ加算器５で加算される。この
加算結果は、レジスタ２ｂのデータの中にある‘１’の
ビットの個数を表している。
第７図は４個の乗算単位から出力される“１゛の個数の
求め方を説明する図である。同図において、Ｒ２ＣＡＮ
Ｄはレジスタ２ａの被乗数データ、Ｒ３ＩＥＲはレジス
タ２ｂの乗数データ、ＣＵは被乗数データの上位４バイ
ト、ＣＬは被乗数データの下位４バイト、ＩＵは乗数デ
ータの上位４バイト、ＩＬは乗数データの下位４バイト
をそれぞれ示す。
求め方を説明する図である。同図において、Ｒ２ＣＡＮ
Ｄはレジスタ２ａの被乗数データ、Ｒ３ＩＥＲはレジス
タ２ｂの乗数データ、ＣＵは被乗数データの上位４バイ
ト、ＣＬは被乗数データの下位４バイト、ＩＵは乗数デ
ータの上位４バイト、ＩＬは乗数データの下位４バイト
をそれぞれ示す。
ＣＵＸ Ｉ Ｕは乗算単位Ａから出力され、ＣＵＸＩＬ
は乗算単位Ｂから出力され、ＣＬＸＩＵは乗算単位Ｃか
ら出力され、ＣＬＸＩＬは乗算単位りから出力さる。Ｃ
ＵＸ ＩＵは２１Ｆ？ないし２６４の重みを持ち、ＣＬ
Ｘ Ｉ Ｕは２９％ないし２３２の重みを持ち、ＣＵＸ
ＩＬも２９％ないし２３ｚの重みを持ち、ＣＬＸ Ｉ
Ｌは２ ｈ３ないし２°の重みを持つ。
は乗算単位Ｂから出力され、ＣＬＸＩＵは乗算単位Ｃか
ら出力され、ＣＬＸＩＬは乗算単位りから出力さる。Ｃ
ＵＸ ＩＵは２１Ｆ？ないし２６４の重みを持ち、ＣＬ
Ｘ Ｉ Ｕは２９％ないし２３２の重みを持ち、ＣＵＸ
ＩＬも２９％ないし２３ｚの重みを持ち、ＣＬＸ Ｉ
Ｌは２ ｈ３ないし２°の重みを持つ。
ＣＵＸＩＵ、ＣＬＸＩＵ、ＣＵＸＩＬ及びＣＬＸＩＬの
和は、桁上げ保存加算器８と桁上げ先見加算器９によっ
て求められる。
和は、桁上げ保存加算器８と桁上げ先見加算器９によっ
て求められる。
ポピユレーション・カウント命令の場合、ＣＬＸＩＬの
ビット２６ないし３１は乗数レジスタの下位４バイトの
中にある“１゛の個数を示し、ＣＵＸＩＬのビット２６
ないし３１も乗数レジスタの下位４バイトの中にある“
１′の個数を示し、ＣＬＸＩＵのビット２６ないし３１
は乗数レジスタの上位４バイトの中にある１′の個数を
示し、ＣＵＸ Ｉ Ｕのビット２６ないし３１も乗数レ
ジスタの上位４バイトの中にある１′の個数を示す。
ビット２６ないし３１は乗数レジスタの下位４バイトの
中にある“１゛の個数を示し、ＣＵＸＩＬのビット２６
ないし３１も乗数レジスタの下位４バイトの中にある“
１′の個数を示し、ＣＬＸＩＵのビット２６ないし３１
は乗数レジスタの上位４バイトの中にある１′の個数を
示し、ＣＵＸ Ｉ Ｕのビット２６ないし３１も乗数レ
ジスタの上位４バイトの中にある１′の個数を示す。
ポピユレーション・カウント命令の場合、乗算単位Ａ、
Ｂ、Ｃ，Ｄの出力の加算結果をそのまま出力すると、加
算結果の中には８バイト・データの中の°１°の個数が
重複して存在することになる。
Ｂ、Ｃ，Ｄの出力の加算結果をそのまま出力すると、加
算結果の中には８バイト・データの中の°１°の個数が
重複して存在することになる。
このため、加算結果のビット２６ないし３１を強制的に
“０′にし、加算結果の上位８バイトだけを出力する。
“０′にし、加算結果の上位８バイトだけを出力する。
第２図の実施例におけるポピユレーション・カウント命
令の実行手順を説明する。
令の実行手順を説明する。
■ ベクトル・レジスタ１から乗数データをレジスタ１
ｂにセットする。
ｂにセットする。
■ レジスタ１ｂの上位４バイトをレジスタ２ｂ。
２ｆにそれぞれセットし、レジスタ１ｂの下位４バイト
をレジスタ２ｄ、２ｈにそれぞれセットする。
をレジスタ２ｄ、２ｈにそれぞれセットする。
■ 分割された４バイト（３２ビット）のデータを更に
任意の１６ビット毎の２群に分け、１６ビット幅の半加
算器で１６ビットずつのサムと・キャリィを得る。この
とき、乗数レジスタ２ｂからデコーダ３に至るルートは
抑止される。
任意の１６ビット毎の２群に分け、１６ビット幅の半加
算器で１６ビットずつのサムと・キャリィを得る。この
とき、乗数レジスタ２ｂからデコーダ３に至るルートは
抑止される。
■ 半加算器の出力はセレクタ４１を介して桁上げ保存
加算器５に入力される。
加算器５に入力される。
■ 桁上げ保存加算器５９桁上げ先見加算器６で加算す
ると、４バイト・データに対する“１゛の個数が出てく
る。
ると、４バイト・データに対する“１゛の個数が出てく
る。
■ 乗算単位Ａ、Ｂ、Ｃ，Ｄはそれぞれ並行して動作し
、レジスタ７ａ、７ｃにはレジスタ１ｂの上位４バイト
の“１゛の個数がセットされ、レジスタ７ｂ、７ｄには
レジスタ１ｂの下位４バイトの“１“の個数がセットさ
れる。レジスタ７ａ、７ｂ、７ｃ、７ｄのデータは、ソ
レソれビットの重みを考慮して桁上げ保存加算器８゜桁
上げ先見加算器９で加算され、ビット０ないしとット１
２７の加算結果が出力されるが、ビット２６ないしビッ
ト３１のデータに“Ｏｏをセットし、ビットＯなしビッ
ト６３のデータがポピユレーション・カウント結果とし
て出力される。
、レジスタ７ａ、７ｃにはレジスタ１ｂの上位４バイト
の“１゛の個数がセットされ、レジスタ７ｂ、７ｄには
レジスタ１ｂの下位４バイトの“１“の個数がセットさ
れる。レジスタ７ａ、７ｂ、７ｃ、７ｄのデータは、ソ
レソれビットの重みを考慮して桁上げ保存加算器８゜桁
上げ先見加算器９で加算され、ビット０ないしとット１
２７の加算結果が出力されるが、ビット２６ないしビッ
ト３１のデータに“Ｏｏをセットし、ビットＯなしビッ
ト６３のデータがポピユレーション・カウント結果とし
て出力される。
以上の説明から明らかなように、本発明によれば、乗算
装置に比較的少ないハードウェアを追加するだけでポピ
ユレーション・カウント命令を実行することが出来る。
装置に比較的少ないハードウェアを追加するだけでポピ
ユレーション・カウント命令を実行することが出来る。
第１図は本発明の原理図、第２図は本発明の一実施例の
ブロック図、第３図は本発明の要部の詳細の例を示すブ
ロック図、第４図は第１のセレクタの構成例を示す図、
第５図は第２のセレクタの構成例を示す図、第６図は通
常の乗算における加算方法を模式的に説明する図、第７
図は４個の乗算単位から出力される“１゛の個数の和の
求め方を説明するための図、第８図は従来のポピユレー
ション・カウント命令の実行回路の例を示す図、第９図
は第８図の実行回路におけるポピユレーション・カウン
ト命令の処理手順を示す図である。 １・・・ベクトル・レジスタ、１ａと１ｂ・・・レジス
タ、２ａないし２ｈ・・・レジスタ、３・・・デコーダ
、４・・・倍数発生器、４１・・・セレクタ、５・・・
桁上げ先見加算器、６・・・桁上げ保存加算器、７ａな
いし７ｄ・・・レジスタ、８・・・桁上げ保存加算器、
９・・・桁上げ先見加算器、１９・・・ポスト・シフタ
、ｌｌａ・・・レジスタ、ｌｌｂ・・・レジスタ、Ａな
いしＤ・・・乗算単位。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 鵡４飼 ％４図 Ｒ２ＣＡＮＤ （２ｕ ＣＬ＝
］Ｒ３ＩＥＲ「■「Ｔコ＝コ ［＝＝］］］ｘ＝］ ｃＬ＼工し ［ピ］Ｉて＝■＝＝］ こＵｘ工工法４１固のｔｉ
ＬＩＬつ゛ら出力ごれう′１′のイ固較の禾ｏのｆめ芳
％７図 データ（８バイト） 姥８図
ブロック図、第３図は本発明の要部の詳細の例を示すブ
ロック図、第４図は第１のセレクタの構成例を示す図、
第５図は第２のセレクタの構成例を示す図、第６図は通
常の乗算における加算方法を模式的に説明する図、第７
図は４個の乗算単位から出力される“１゛の個数の和の
求め方を説明するための図、第８図は従来のポピユレー
ション・カウント命令の実行回路の例を示す図、第９図
は第８図の実行回路におけるポピユレーション・カウン
ト命令の処理手順を示す図である。 １・・・ベクトル・レジスタ、１ａと１ｂ・・・レジス
タ、２ａないし２ｈ・・・レジスタ、３・・・デコーダ
、４・・・倍数発生器、４１・・・セレクタ、５・・・
桁上げ先見加算器、６・・・桁上げ保存加算器、７ａな
いし７ｄ・・・レジスタ、８・・・桁上げ保存加算器、
９・・・桁上げ先見加算器、１９・・・ポスト・シフタ
、ｌｌａ・・・レジスタ、ｌｌｂ・・・レジスタ、Ａな
いしＤ・・・乗算単位。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 鵡４飼 ％４図 Ｒ２ＣＡＮＤ （２ｕ ＣＬ＝
］Ｒ３ＩＥＲ「■「Ｔコ＝コ ［＝＝］］］ｘ＝］ ｃＬ＼工し ［ピ］Ｉて＝■＝＝］ こＵｘ工工法４１固のｔｉ
ＬＩＬつ゛ら出力ごれう′１′のイ固較の禾ｏのｆめ芳
％７図 データ（８バイト） 姥８図
Claims (1)
- 【特許請求の範囲】 被乗数レジスタ（２ａ）と、 乗数レジスタ（２ｂ）と、 該乗数レジスタ（２ｂ）から取り出された乗数データを
デコードするデコーダ（３）と、上記デコーダ（３）の
デコード結果に基づいて、被乗数の倍数データを生成す
る倍数発生器（４）と、該倍数発生器（４）からの倍数
データを入力とする複数段から成る第１の桁上げ保存加
算器（５）と、該第１の桁上げ保存加算器（５）からの
出力を入力とする桁上げ先見加算器（６）と を具備する乗算装置において、 上記乗数レジスタ（２ｂ）の中から取り出された乗数デ
ータをデコードするデコーダ（３）とは独立に、該乗数
データを２ビット毎または３ビット毎に分割してビット
対応の加算を行う２入力または３入力の第２の桁上げ保
存加算器（１２）を設けるとともに、 上記倍数発生器（４）からの倍数データを入力とする複
数段からなる第１の桁上げ保存加算器（５）の入力段に
、セレクタ（４１）を設け、 データの中の‘１’のビットの個数を計数するための所
定の命令が発行された場合に、 上記倍数発生器（４）からの倍数データを抑止し、上記
セレクタ（４１）によって上記第２の桁上げ保存加算器
（１２）からのキャリィ出力（１２ａ）とサム出力（１
２ｂ）とを選択して上記第１の桁上げ保存加算器（５）
に入力し、該第１の桁上げ保存加算器（５）の出力を入
力とする桁上げ先見加算器（６）で加算する ことを特徴とする乗算装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010091A JPH01185725A (ja) | 1988-01-20 | 1988-01-20 | 乗算装置 |
| US07/273,582 US4989168A (en) | 1987-11-30 | 1988-11-21 | Multiplying unit in a computer system, capable of population counting |
| AU25993/88A AU598405B2 (en) | 1987-11-30 | 1988-11-28 | A multiplying unit in a computer system, capable of population counting |
| CA000584487A CA1289669C (en) | 1987-11-30 | 1988-11-29 | Multiplying unit in a computer system, capable of population counting |
| DE3854321T DE3854321T2 (de) | 1987-11-30 | 1988-11-30 | Populationszählung in Rechnersystemen. |
| EP88119983A EP0318957B1 (en) | 1987-11-30 | 1988-11-30 | Population counting in computer systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010091A JPH01185725A (ja) | 1988-01-20 | 1988-01-20 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185725A true JPH01185725A (ja) | 1989-07-25 |
Family
ID=11740663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010091A Pending JPH01185725A (ja) | 1987-11-30 | 1988-01-20 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351507B1 (ko) * | 2000-09-14 | 2002-09-05 | 한국과학기술연구원 | 실시간 제어용 공기조화 장치 및 그 제어방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209621A (ja) * | 1986-03-11 | 1987-09-14 | Fujitsu Ltd | 乗算装置 |
-
1988
- 1988-01-20 JP JP63010091A patent/JPH01185725A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209621A (ja) * | 1986-03-11 | 1987-09-14 | Fujitsu Ltd | 乗算装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351507B1 (ko) * | 2000-09-14 | 2002-09-05 | 한국과학기술연구원 | 실시간 제어용 공기조화 장치 및 그 제어방법 |
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