JPS6175927A - 符号付ｎビツト２進数乗算方式 - Google Patents
符号付ｎビツト２進数乗算方式Info
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- JPS6175927A JPS6175927A JP19831884A JP19831884A JPS6175927A JP S6175927 A JPS6175927 A JP S6175927A JP 19831884 A JP19831884 A JP 19831884A JP 19831884 A JP19831884 A JP 19831884A JP S6175927 A JPS6175927 A JP S6175927A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、計算機等に使用される乗算器に関し。
特に符号付ｎビット２進数乗算を、ｎビット幅で演算す
る乗算方式に関する。 〔従来の技術〕 一般に従来の符号付ｎビット２進数の乗算器は。 ｎ＋１ビットの加算器と、さらに乗算時に発生するオー
バーフローを処理する回路とを用も）て構成されている
のが普通である。その動作原理番よ、被乗数を乗数の各
ビットの値にしたがって累算およびシフトを繰り返し実
行してゆくもので、第２図はその基本構成を示したもの
である。 第２図において、２１および２２はそれぞれ３３ビツト
のＡレジスタおよびＳレジスタ、２３しま３２ビツトの
Ｓレジスタ、２４は加算回路、２５および２６はシフト
回路であり、またＡＯＰは演算制御ビット、十は２進加
算、ＴＨはＡレジスタへのスルー（加算なし転送）演算
、ＳＲＩは通常の右１ビツトシフＩ−，ＡＳＲＩは最左
端ビ・ノドを拡張シフトする算術右１ビットシフトを表
してし）る。 ＳＲＩおよびＡＳＲ１の作用は次の通りである。 なお、ｄｏ乃至ｄ、はｎ＋１ビ・ノドの２進数である。 ｉ） ５ＲＩ （溢れ） ｉｉ）ＡＳＲＩ （拡張） （溢れ）加算回路
２４の演算結果出力は、シフト回路２５で１ビツト右シ
フト（ＡＳＲＩ）された後、Ａレジスタ２１の（０：
３１３の領域に部分積として格納される。またこのとき
シフト回路２５で生じた下位へのシフト溢れ（Ｓｐｉｌ
ｌ ｏｕｔ）は最上位桁
る乗算方式に関する。 〔従来の技術〕 一般に従来の符号付ｎビット２進数の乗算器は。 ｎ＋１ビットの加算器と、さらに乗算時に発生するオー
バーフローを処理する回路とを用も）て構成されている
のが普通である。その動作原理番よ、被乗数を乗数の各
ビットの値にしたがって累算およびシフトを繰り返し実
行してゆくもので、第２図はその基本構成を示したもの
である。 第２図において、２１および２２はそれぞれ３３ビツト
のＡレジスタおよびＳレジスタ、２３しま３２ビツトの
Ｓレジスタ、２４は加算回路、２５および２６はシフト
回路であり、またＡＯＰは演算制御ビット、十は２進加
算、ＴＨはＡレジスタへのスルー（加算なし転送）演算
、ＳＲＩは通常の右１ビツトシフＩ−，ＡＳＲＩは最左
端ビ・ノドを拡張シフトする算術右１ビットシフトを表
してし）る。 ＳＲＩおよびＡＳＲ１の作用は次の通りである。 なお、ｄｏ乃至ｄ、はｎ＋１ビ・ノドの２進数である。 ｉ） ５ＲＩ （溢れ） ｉｉ）ＡＳＲＩ （拡張） （溢れ）加算回路
２４の演算結果出力は、シフト回路２５で１ビツト右シ
フト（ＡＳＲＩ）された後、Ａレジスタ２１の（０：
３１３の領域に部分積として格納される。またこのとき
シフト回路２５で生じた下位へのシフト溢れ（Ｓｐｉｌ
ｌ ｏｕｔ）は最上位桁
〔０〕に格納される。他方、シ
フト回路２６の１ビツト右シフト（ＳＲＩ）出力は、Ｓ
レジスタ２３の（１： ３１）の領域に格納される。ま
たシフト回路２６からの下位へのシフト溢れ（Ｓｐｉｌ
ｌｏｕｔ ）は演算制御ビットＡＯＰとして加算回路２
４に印加される。 まず動作の開始時に、Ａレジスタ２１．Ｓレジスタ２３
．Ｓレジスタ２２をそれぞれクリアし。 次にＳレジスタ２２に被乗数を設定し、Ｓレジスタ２３
に乗数を設定する。 次に乗数をシフト回路２６で１ビツト右シフト（ＳＲＩ
）Ｌ、下位へのシフト溢れ（Ｓｐｉｌｌ ｏｕｔ）を、
演算制御ピッ１−ＡＯＰとして取り出す。ＡＯＰが１か
０かにより以下の演算■または■が行われる。なおたと
えばＡＣ−１：３１）はＡレジスタの桁位置−１から３
１の領域にある値を表しており、以下同様である。 ■ ＡＯＰ＝１の場合 マＡ （−１：３１ ） ＋Ｓ （４：３１ ） ’Ａ
ＳＲＩ−Ａ （−１：３１）Ｖ Ｂ （０：
３１） ’ＳＲＩ
−Ｂ （に３１）Ｓｐｉｌｌ ｏｕｔ″’ Ａ
（−１：３１ ） ＋Ｓ （−１：３１ ）マＡＳＲ
Ｉ−Ｂ
フト回路２６の１ビツト右シフト（ＳＲＩ）出力は、Ｓ
レジスタ２３の（１： ３１）の領域に格納される。ま
たシフト回路２６からの下位へのシフト溢れ（Ｓｐｉｌ
ｌｏｕｔ ）は演算制御ビットＡＯＰとして加算回路２
４に印加される。 まず動作の開始時に、Ａレジスタ２１．Ｓレジスタ２３
．Ｓレジスタ２２をそれぞれクリアし。 次にＳレジスタ２２に被乗数を設定し、Ｓレジスタ２３
に乗数を設定する。 次に乗数をシフト回路２６で１ビツト右シフト（ＳＲＩ
）Ｌ、下位へのシフト溢れ（Ｓｐｉｌｌ ｏｕｔ）を、
演算制御ピッ１−ＡＯＰとして取り出す。ＡＯＰが１か
０かにより以下の演算■または■が行われる。なおたと
えばＡＣ−１：３１）はＡレジスタの桁位置−１から３
１の領域にある値を表しており、以下同様である。 ■ ＡＯＰ＝１の場合 マＡ （−１：３１ ） ＋Ｓ （４：３１ ） ’Ａ
ＳＲＩ−Ａ （−１：３１）Ｖ Ｂ （０：
３１） ’ＳＲＩ
−Ｂ （に３１）Ｓｐｉｌｌ ｏｕｔ″’ Ａ
（−１：３１ ） ＋Ｓ （−１：３１ ）マＡＳＲ
Ｉ−Ｂ
〔０〕
５ｐｉｌｌ ｏｕｔ’Ｂ （０： ３１）
’ＳＲＩ −＝ＡＯＰ（次のＡＯＰの値） ■ ＡＯＰ＝０の場合 マＡ （−１：３１ ） マＡ Ｓ Ｒ１−Ａ （−Ｌ
：３１）マＢ （０：３１） マＳＲＩ →
Ｂ （１：３１）Ｓｐｉｌｌ ｏｕｔ’ Ａ Ｃ−１：
３１） ｖＡＳＲＩ−＝Ｂ （０）Ｓｐｉｌｌ ｏｕｔ
’ Ｂ （０： ３１）マＳＲＩ −ＡＯＰ（次のＡＯ
Ｐの値） 以上の動作を、Ｓレジスタ２３の長さ分だけすなわち３
２回実行すれば、演算が終了する。 すなわち−膜化して、被乗数Ｓを符号付ｎビット２進数
のＳ＝Ｓ、Ｓ、・・−・８つとし１乗数Ｂを同じく符号
付ｎビット２進数のＢ ＝ ｂ ａ ｂ ＋ ’−’−
’ ｂ −とし、さらにｊ回目の演算結果の部分積をＰ
Ｐ。 で表すとすれば、上述した従来の乗算器では。 ＰＰ、やｒ ＝ （Ｓ−ｂ、１−、 ・２’ ＋ＰＰ
ｊ ） ・２伺 ・−（１）の演算が行われる。ただ
しＰＰ、＝０である。 なお２乗数や被乗数の負の値が絶対値で表されている場
合には、符号の処理が必要であり、他方。 補数で表されている場合には、演算の補正が必要である
。 このように、符号付３２ビツト２進数の乗数を行う従来
の乗算器は、ＡレジスタやＳレジスタとともに３３ビツ
ト幅で構成する必要がある。そのため乗算器のゲート数
が増大するばかりでなく。 チェック用のパリティ予測（Ｐ ａｒｉ ｔｙ Ｐ ｒ
ｅｄｉｃｔ）回路もこれに伴って複雑化し、たとえば３
２ビツト用と３３ビツト用との両方が必要であった。 また乗算器以外の論理演算などのための演算器は３２ビ
ツトで構成されるため、演算器間で整合をとる必要があ
った。 〔発明が解決しようとする問題点〕 上述したように、従来の符号付ｎビット２進数乗算器で
はｆｉ、＋ｌｌビットに拡張した回路構成が必要となっ
てそれだけ複雑化し、またこれを避けようとすれば符号
付ｎビット２進数乗算をあきらめて１乗算あるいは被乗
数が負のときにはこれを正に変換して乗算しなければな
らず、その場合。 乗数および被乗数がともに負の最大数であったときには
特別な処理が必要となるという問題があった。 〔問題点を解決するための手段〕 本発明は、上記した問題を符号付ｎビット２進数の乗算
器をｎビット幅の回路構成を用いて、演算制御方式の工
夫により解決するものであり、その構成は、それぞれが
ｎビット幅で構成された部分積を格納する第１のレジス
タと、被乗数を格納する第２のレジスタと２乗数を格納
する第３のレジスタと、上記第１および第２のレジスタ
の内容について指示された演算を行う加減算回路と、該
加減算回路の出力を右１ビットシフトして第１のレジス
タに戻すとともに右シフト溢れを第３のレジスタの最左
端ビットに格納する第１のシフト回路と、第３のレジス
タの内容を右１ビットシフトして該第３のレジスタの最
左端ビットを除く領域に格納するとともに右シフト溢れ
を加減算回路へ印加する第２のシフト回路とをそなえ、
ｎ−１個の乗算命令と１個の乗算補正命令により乗算を
実行する符号付ｎビット２進数乗算方式であって。 上記加減算回路は第２のシフト回路の右１ビットシフト
溢れが１か０かにより２乗算命令実行時であれば第１お
よび第２の各レジスタの内容を加算するか第１のレジス
タの内容をそのまま出力するスルー演算を行い、また乗
算補正命令実行時であれば第１のレジスタの内容から第
２のレジスタの内容を減算するか第１のレジスタの内容
をそのまま出力するスルー演算を行い、上記第１のシフ
ト回路は加減算回路出力の左端２０のビットのいずれか
一方にｔ行上げが発生した場合、最左端ビ、２トの桁上
げ値を最左端に設定する特別者１ビットシフトを行い、
その他の場合には最左端ビットを右拡張する算術布１ビ
ットシフトを行うことを特徴としている。 〔発明の作用〕 本発明によれば、前記（１）式の部分積の代りに。 次の（２）式が用いられる。 ここで。 ＣＲＹ ：加算時に生じた最も左のビットからの溢れ。 Ｓ：符号付ｎビットの被乗数Ｓ ＝Ｓｏ Ｓ＋ ５ｚ−
Ｓ、ｌ ゆ す、−１：符号付ｎビットの乗数Ｂ＝ｂ、ｂ、ｂ。 −・・ｂｌにおいて、ｊ回目の加算に使用されるビット
（＝力６算制御ビットＡＯＰ）。 ＰＰ、：ｊ回目の加算による部分積。 ＡＳＲＩ：最も左のビット （符号ピント）を右へ拡張
する右、１ビットシフト。 ０ＶＦＬ：加算時に左から２番目のビ・ノドに生じた溢
れをＣＲＹｌとしたとき、上 記のＣＲＹとの排他的論理和ＥＱＲ によって与えられる。 ０ＶＦＬ＝ＣＲＹ（Ｅ９ＣＲＹ １ である。また′１１”は結合（たとえば上位ビ・ノド配
列に下位ビット配列を連結すること）を表す記号である
。 したがって１乗算とその他の演算とは同じビット幅で演
算されるため、整合性をとるための特別な手段は不要と
なり、また負数の乗算の際の正数への変換も不要である
。 〔実施例〕 以下に２本発明の詳細を実施例にしたがって説明する。 符号付２進乗算方法には種々の方法があるか。 本実施例ではＲｏｂｅｒｔｓｏｎの方法（例えば、萩原
宏 １著「電子計算機通論２演算・制御装置」朝倉書店
参ｊｊ、７ ）を用いる。この方法では、Ｚを乗算結果
の積とし、Ｓｏ ｂｏをそれぞれ被乗数Ｓ２乗数Ｂの
符号ビットとしたとき、ｎ回目の部分積ＰＰ、、との間
に１次のような関係が生じる。なお、０”は正、“１”
は負の符号を表している。 ・・−・−−−−−−−−（３） 上記関係式を実現するために、第１図に示す回路構成と
９乗算命令（Ｍ）および乗算補正命令（ＭＣ）の２つの
マイクロ命令を使用する。マイクロ乗算命令（Ｍ）は２
乗数の各１ビツトごとに発行されて部分積をつくる１ビ
ツト乗算を行い、またマイクロ乗算補正命令（ＭＣ）は
、演算の最後に発行され１乗数が負（ｂｏ＝１）の場合
の上記（３）式中の“−ｂｏ ・Ｓ・２″ ”の補正を
行う。 第１図において、１．２．３はそれぞれ３２ビツトのＡ
レジスタ、Ｓレジスタ、Ｓレジスタである。４は加減算
回路、５は最左端ビットを右方に拡張してシフトすると
ともに最左端ビットに加算結果の溢れを挿入する特別台
１ビットシフト５ＳＲ１を行うシフト回路、６は通常の
右１ビットシフトＳＲ１を行うシフト回路、ＡＯＰは演
算制御ピッＩ”＋ ＣＲＹは加算時に生じる最左端か
らのキャリ、そして加減算回路４内の＋、−、ＴＨはそ
れぞれ２進加算、２進減算、スルー演算を表している。 以後の説明で使用される主なステータスは次の通りであ
る。 ＣＲＹ ：加減算回路出力ＡＯ（０：３１）のビットＯ
よりのキャリ ＣＲＹＩ：加減算回路出力ＡＯ（０：３１）（７）ビッ
ト１よりのキャリ ０ＶＦＬ ： ＣＲＹΦＣＲＹ Ｉ ＡＯＰ ： ５ｐｉｌｌ ｏｕｔ’Ｂ （０： ３１）
’ ＳＲＩただし、加減算回路４の出力ＡＯ（０：３
１）は。 ＡＯＰ＝１またはＡＯＰ＝０により、加算結果またはス
ルー演算結果を示す。すなわち。 となる。 さらに、特別右１ビットシフｌ−３ＳＲ１は、上述した
定義を用いると。 Ｉｆ ０ＶＦＬ、１ ＝） ＣＲＹＩＩＡＯ（０：
３０） −’ Ａ （０：３１）ＥＬＳＥ ゆ’ＡＯ
（０：３１） ’ＡＳＲＩ→Ａ （０：３１）となる。 マイクロ乗算命令（Ｍ）は、Ｓレジスタ３の乗数をシフ
ト回路６で右１ビットシフトして溢れさせ（Ｓｐｉｌｌ
ｏｕｔ）得られる演算制御ビットＡＯＰに基づいてＡ
レジスタ１とＳレジスタ３とにまたがって存在する部分
積にＳレジスタ２の被乗数を加算する１ビツト乗算演算
を実行させる。 ■ ＡＯＰ＝”ｌの場合には、加減算回路４は加算動作
を行うように制御され、Ａレジスタ１の値とＳレジスタ
２の値とを２進加算し、結果をシフト回路５で特別右１
ビ・ノドシフト５ＳＲＩしてＡレジスタ１へ戻し、同時
にシフト回路５からの右シフト溢れ（Ｓｐｉｌｌ ｏｕ
ｔ）をＳレジスタ３の最左端ビットに格納する。またシ
フト回路６で右１ビットシフトＳＲＩされたＳレジスタ
出力は、Ｓレジスタ３の左から２番目以降の領域に格納
される。すなわち２次式のようになる。 マ Ａ （０：３１） ＋Ｓ （０：３１）
マ５ＳＲＩ−Ａ （０：３１）マＢ （０：３１）
マＳＲＩ −Ｂ （１：３１）Ｓｐｉｌｌ
ｏｕｔ ’ Ａ （０：３１） ＋Ｓ （０：３１）マ
ーＢ （０）Ｓｐｉｌｌ ｏｕｔ ’ Ｂ （０：３１
）マ −ＡＯＰ■ ＡＯＰ＝０の場合には、加減算回
路４はスル−演算動作を行うように制御され、Ａレジス
タ１の値がそのままシフト回路５へ転送され、特別右１
ビットシフトＳＳＲ１されてＡレジスタ１へ戻される。 同時にシフト回路５からの右シフト溢れ（Ｓｐｉｌｌ
ｏｕｔ）はＳレジスタ３の最左端ビットに格納される。 またシフト回路６で右１ビットシフトＳＲＩされたＢレ
ジスタ出力は。 Ｓレジスタ３の最左端ビットに格納される。すなわち１
次式のようになる。 ’Ａ （０：３１） ’ ５ＳＲＩ −Ａ （０：
３１）ＶＢ （０：３１） ’ ＳＲＩ −Ｂ Ｃ
１：３１）Ｓｐｉｌｌ ｏｕｔ ’Ａ （０：３１）
’ −Ｂ （０）Ｓｐｉｌｌ ｏｕｔ ’ Ｂ
（０：３１）マ −ＡＯＰ次にマイクロ乗算補正命令（
ＭＣ）の機能について述べる。 マイクロ乗算補正命令（ＭＣ）は、ＡＯＰの値に基づい
てＡレジスタ１およびＳレジスタ３にまたがって存在す
る部分積からＳレジスタ２の被乗数を減算するかあるい
はＡレジスタ１中の部分積のスルー演算を行う補正演算
を実行させる。 ■ ＡＯＰ＝１の場合には、Ａレジスタ１の部分積から
Ｓレジスタ２の被乗数を減算し、さらに１を加算したも
のを特別右１ビットシフト５ＳＲＩしてＡレジスタ１に
戻し、同時に右シフト溢れ（Ｓｐｉｌｌ ｏｕｔ）をＳ
レジスタ３の最左端ビットに格納する。他方Ｂレジスタ
３の値は、右１ビットシフトＳＲＩしてＳレジスタ３の
〔１：３１〕に戻す。すなわち１次式で表される。 ’ Ａ （０：３１） ＋Ｓ （０：３１）
＋１’５ＳＲ１−Ａ （０：３１）マＢ （０：３
１） ＳＲＩ →Ｂ （１：３１）Ｓｐ
ｉｌｌ ｏｕｔ’ Ａ （０：３１） ＋Ｓ （０：３
１） ＋１マーＢ
’ＳＲＩ −＝ＡＯＰ（次のＡＯＰの値） ■ ＡＯＰ＝０の場合 マＡ （−１：３１ ） マＡ Ｓ Ｒ１−Ａ （−Ｌ
：３１）マＢ （０：３１） マＳＲＩ →
Ｂ （１：３１）Ｓｐｉｌｌ ｏｕｔ’ Ａ Ｃ−１：
３１） ｖＡＳＲＩ−＝Ｂ （０）Ｓｐｉｌｌ ｏｕｔ
’ Ｂ （０： ３１）マＳＲＩ −ＡＯＰ（次のＡＯ
Ｐの値） 以上の動作を、Ｓレジスタ２３の長さ分だけすなわち３
２回実行すれば、演算が終了する。 すなわち−膜化して、被乗数Ｓを符号付ｎビット２進数
のＳ＝Ｓ、Ｓ、・・−・８つとし１乗数Ｂを同じく符号
付ｎビット２進数のＢ ＝ ｂ ａ ｂ ＋ ’−’−
’ ｂ −とし、さらにｊ回目の演算結果の部分積をＰ
Ｐ。 で表すとすれば、上述した従来の乗算器では。 ＰＰ、やｒ ＝ （Ｓ−ｂ、１−、 ・２’ ＋ＰＰ
ｊ ） ・２伺 ・−（１）の演算が行われる。ただ
しＰＰ、＝０である。 なお２乗数や被乗数の負の値が絶対値で表されている場
合には、符号の処理が必要であり、他方。 補数で表されている場合には、演算の補正が必要である
。 このように、符号付３２ビツト２進数の乗数を行う従来
の乗算器は、ＡレジスタやＳレジスタとともに３３ビツ
ト幅で構成する必要がある。そのため乗算器のゲート数
が増大するばかりでなく。 チェック用のパリティ予測（Ｐ ａｒｉ ｔｙ Ｐ ｒ
ｅｄｉｃｔ）回路もこれに伴って複雑化し、たとえば３
２ビツト用と３３ビツト用との両方が必要であった。 また乗算器以外の論理演算などのための演算器は３２ビ
ツトで構成されるため、演算器間で整合をとる必要があ
った。 〔発明が解決しようとする問題点〕 上述したように、従来の符号付ｎビット２進数乗算器で
はｆｉ、＋ｌｌビットに拡張した回路構成が必要となっ
てそれだけ複雑化し、またこれを避けようとすれば符号
付ｎビット２進数乗算をあきらめて１乗算あるいは被乗
数が負のときにはこれを正に変換して乗算しなければな
らず、その場合。 乗数および被乗数がともに負の最大数であったときには
特別な処理が必要となるという問題があった。 〔問題点を解決するための手段〕 本発明は、上記した問題を符号付ｎビット２進数の乗算
器をｎビット幅の回路構成を用いて、演算制御方式の工
夫により解決するものであり、その構成は、それぞれが
ｎビット幅で構成された部分積を格納する第１のレジス
タと、被乗数を格納する第２のレジスタと２乗数を格納
する第３のレジスタと、上記第１および第２のレジスタ
の内容について指示された演算を行う加減算回路と、該
加減算回路の出力を右１ビットシフトして第１のレジス
タに戻すとともに右シフト溢れを第３のレジスタの最左
端ビットに格納する第１のシフト回路と、第３のレジス
タの内容を右１ビットシフトして該第３のレジスタの最
左端ビットを除く領域に格納するとともに右シフト溢れ
を加減算回路へ印加する第２のシフト回路とをそなえ、
ｎ−１個の乗算命令と１個の乗算補正命令により乗算を
実行する符号付ｎビット２進数乗算方式であって。 上記加減算回路は第２のシフト回路の右１ビットシフト
溢れが１か０かにより２乗算命令実行時であれば第１お
よび第２の各レジスタの内容を加算するか第１のレジス
タの内容をそのまま出力するスルー演算を行い、また乗
算補正命令実行時であれば第１のレジスタの内容から第
２のレジスタの内容を減算するか第１のレジスタの内容
をそのまま出力するスルー演算を行い、上記第１のシフ
ト回路は加減算回路出力の左端２０のビットのいずれか
一方にｔ行上げが発生した場合、最左端ビ、２トの桁上
げ値を最左端に設定する特別者１ビットシフトを行い、
その他の場合には最左端ビットを右拡張する算術布１ビ
ットシフトを行うことを特徴としている。 〔発明の作用〕 本発明によれば、前記（１）式の部分積の代りに。 次の（２）式が用いられる。 ここで。 ＣＲＹ ：加算時に生じた最も左のビットからの溢れ。 Ｓ：符号付ｎビットの被乗数Ｓ ＝Ｓｏ Ｓ＋ ５ｚ−
Ｓ、ｌ ゆ す、−１：符号付ｎビットの乗数Ｂ＝ｂ、ｂ、ｂ。 −・・ｂｌにおいて、ｊ回目の加算に使用されるビット
（＝力６算制御ビットＡＯＰ）。 ＰＰ、：ｊ回目の加算による部分積。 ＡＳＲＩ：最も左のビット （符号ピント）を右へ拡張
する右、１ビットシフト。 ０ＶＦＬ：加算時に左から２番目のビ・ノドに生じた溢
れをＣＲＹｌとしたとき、上 記のＣＲＹとの排他的論理和ＥＱＲ によって与えられる。 ０ＶＦＬ＝ＣＲＹ（Ｅ９ＣＲＹ １ である。また′１１”は結合（たとえば上位ビ・ノド配
列に下位ビット配列を連結すること）を表す記号である
。 したがって１乗算とその他の演算とは同じビット幅で演
算されるため、整合性をとるための特別な手段は不要と
なり、また負数の乗算の際の正数への変換も不要である
。 〔実施例〕 以下に２本発明の詳細を実施例にしたがって説明する。 符号付２進乗算方法には種々の方法があるか。 本実施例ではＲｏｂｅｒｔｓｏｎの方法（例えば、萩原
宏 １著「電子計算機通論２演算・制御装置」朝倉書店
参ｊｊ、７ ）を用いる。この方法では、Ｚを乗算結果
の積とし、Ｓｏ ｂｏをそれぞれ被乗数Ｓ２乗数Ｂの
符号ビットとしたとき、ｎ回目の部分積ＰＰ、、との間
に１次のような関係が生じる。なお、０”は正、“１”
は負の符号を表している。 ・・−・−−−−−−−−（３） 上記関係式を実現するために、第１図に示す回路構成と
９乗算命令（Ｍ）および乗算補正命令（ＭＣ）の２つの
マイクロ命令を使用する。マイクロ乗算命令（Ｍ）は２
乗数の各１ビツトごとに発行されて部分積をつくる１ビ
ツト乗算を行い、またマイクロ乗算補正命令（ＭＣ）は
、演算の最後に発行され１乗数が負（ｂｏ＝１）の場合
の上記（３）式中の“−ｂｏ ・Ｓ・２″ ”の補正を
行う。 第１図において、１．２．３はそれぞれ３２ビツトのＡ
レジスタ、Ｓレジスタ、Ｓレジスタである。４は加減算
回路、５は最左端ビットを右方に拡張してシフトすると
ともに最左端ビットに加算結果の溢れを挿入する特別台
１ビットシフト５ＳＲ１を行うシフト回路、６は通常の
右１ビットシフトＳＲ１を行うシフト回路、ＡＯＰは演
算制御ピッＩ”＋ ＣＲＹは加算時に生じる最左端か
らのキャリ、そして加減算回路４内の＋、−、ＴＨはそ
れぞれ２進加算、２進減算、スルー演算を表している。 以後の説明で使用される主なステータスは次の通りであ
る。 ＣＲＹ ：加減算回路出力ＡＯ（０：３１）のビットＯ
よりのキャリ ＣＲＹＩ：加減算回路出力ＡＯ（０：３１）（７）ビッ
ト１よりのキャリ ０ＶＦＬ ： ＣＲＹΦＣＲＹ Ｉ ＡＯＰ ： ５ｐｉｌｌ ｏｕｔ’Ｂ （０： ３１）
’ ＳＲＩただし、加減算回路４の出力ＡＯ（０：３
１）は。 ＡＯＰ＝１またはＡＯＰ＝０により、加算結果またはス
ルー演算結果を示す。すなわち。 となる。 さらに、特別右１ビットシフｌ−３ＳＲ１は、上述した
定義を用いると。 Ｉｆ ０ＶＦＬ、１ ＝） ＣＲＹＩＩＡＯ（０：
３０） −’ Ａ （０：３１）ＥＬＳＥ ゆ’ＡＯ
（０：３１） ’ＡＳＲＩ→Ａ （０：３１）となる。 マイクロ乗算命令（Ｍ）は、Ｓレジスタ３の乗数をシフ
ト回路６で右１ビットシフトして溢れさせ（Ｓｐｉｌｌ
ｏｕｔ）得られる演算制御ビットＡＯＰに基づいてＡ
レジスタ１とＳレジスタ３とにまたがって存在する部分
積にＳレジスタ２の被乗数を加算する１ビツト乗算演算
を実行させる。 ■ ＡＯＰ＝”ｌの場合には、加減算回路４は加算動作
を行うように制御され、Ａレジスタ１の値とＳレジスタ
２の値とを２進加算し、結果をシフト回路５で特別右１
ビ・ノドシフト５ＳＲＩしてＡレジスタ１へ戻し、同時
にシフト回路５からの右シフト溢れ（Ｓｐｉｌｌ ｏｕ
ｔ）をＳレジスタ３の最左端ビットに格納する。またシ
フト回路６で右１ビットシフトＳＲＩされたＳレジスタ
出力は、Ｓレジスタ３の左から２番目以降の領域に格納
される。すなわち２次式のようになる。 マ Ａ （０：３１） ＋Ｓ （０：３１）
マ５ＳＲＩ−Ａ （０：３１）マＢ （０：３１）
マＳＲＩ −Ｂ （１：３１）Ｓｐｉｌｌ
ｏｕｔ ’ Ａ （０：３１） ＋Ｓ （０：３１）マ
ーＢ （０）Ｓｐｉｌｌ ｏｕｔ ’ Ｂ （０：３１
）マ −ＡＯＰ■ ＡＯＰ＝０の場合には、加減算回
路４はスル−演算動作を行うように制御され、Ａレジス
タ１の値がそのままシフト回路５へ転送され、特別右１
ビットシフトＳＳＲ１されてＡレジスタ１へ戻される。 同時にシフト回路５からの右シフト溢れ（Ｓｐｉｌｌ
ｏｕｔ）はＳレジスタ３の最左端ビットに格納される。 またシフト回路６で右１ビットシフトＳＲＩされたＢレ
ジスタ出力は。 Ｓレジスタ３の最左端ビットに格納される。すなわち１
次式のようになる。 ’Ａ （０：３１） ’ ５ＳＲＩ −Ａ （０：
３１）ＶＢ （０：３１） ’ ＳＲＩ −Ｂ Ｃ
１：３１）Ｓｐｉｌｌ ｏｕｔ ’Ａ （０：３１）
’ −Ｂ （０）Ｓｐｉｌｌ ｏｕｔ ’ Ｂ
（０：３１）マ −ＡＯＰ次にマイクロ乗算補正命令（
ＭＣ）の機能について述べる。 マイクロ乗算補正命令（ＭＣ）は、ＡＯＰの値に基づい
てＡレジスタ１およびＳレジスタ３にまたがって存在す
る部分積からＳレジスタ２の被乗数を減算するかあるい
はＡレジスタ１中の部分積のスルー演算を行う補正演算
を実行させる。 ■ ＡＯＰ＝１の場合には、Ａレジスタ１の部分積から
Ｓレジスタ２の被乗数を減算し、さらに１を加算したも
のを特別右１ビットシフト５ＳＲＩしてＡレジスタ１に
戻し、同時に右シフト溢れ（Ｓｐｉｌｌ ｏｕｔ）をＳ
レジスタ３の最左端ビットに格納する。他方Ｂレジスタ
３の値は、右１ビットシフトＳＲＩしてＳレジスタ３の
〔１：３１〕に戻す。すなわち１次式で表される。 ’ Ａ （０：３１） ＋Ｓ （０：３１）
＋１’５ＳＲ１−Ａ （０：３１）マＢ （０：３
１） ＳＲＩ →Ｂ （１：３１）Ｓｐ
ｉｌｌ ｏｕｔ’ Ａ （０：３１） ＋Ｓ （０：３
１） ＋１マーＢ
〔０〕
■ ＡＯＰ＝Ｏの場合には、加減算回路４はスルー演算
を行い、Ａレジスタ１の部分積を特別右１ビットＳＳＲ
Ｉ してＡレジスタ１へ戻し、同時に右シフト溢れ（Ｓ
ｐｉｌｌ ｏｕｔ）をＳレジスタ３の最左端ビットに格
納する。他方、Ｓレジスタ３の右１ビットシフトＳＲＩ
出力は、Ｓレジスタ３の（１： ３１）に格納される。 すなわち。 次式で表される。 マＡ （０： ３１） ’ＳＳＲ１−Ａ （０
： ３１）マＢ（０：３１） マＳＲＩ −Ｂ
（１： ３１）Ｓｐｉｌｌ ｏｕｔ’Ａ （０：
３１ ） マーＢ（０）次に、第３図乃至第６図に
より具体的な乗算例を説明する。 第３図は、 ５＝０１１１（７） 、 Ｂ＝（Ｈｌｌ
（７）の乗算例である。被乗数Ｓと乗数Ｂの符号ビット
がそれぞれ３０ ＝０．ｂ０＝ｏであり、双方とも正で
あるため、ステップ■で実行されるＭＣ命令ではＡｏｐ
＝ｏとなり、スルー演算（ＴＨ）が行われる。 なおステップ■、■のＭ命令では、０ＶＦＬ＝１となる
ため、特別右１ビットシフトＳＳＲ１において、最左端
ビットにＣＲＹ＝Ｏが設定される。 このようにして、積Ｓ −Ｂ ＝００１１０００１（４
９）が得られる。 第４図は、 ５＝１０００（−８）、 Ｂ＝０１０
１（５）の乗算例である。この場合、３０ ＝ｉ ｂ
０＝０となるため、被乗数が負９乗数が正となっている
。このため、ステップ■のＭＣ命令ではＡＯＰ＝Ｏとな
り、スルー演算（ＴＨ）が行われる。なおステップ■の
Ｍ命令では、加算結果の最左端ビットが“０”となるが
、０ＶＦＬ＝１．ＣＲＹ＝１であることにより、５ＳＲ
Ｉによりシフトされた最左端ビットにはＣＲＹ＝１が設
定され、負表示が保持される。このようにして、積Ｓ
−Ｂ ＝１１０１１０００が得られる。これは補数表現
形式をとっており、絶対値表現“００１００１１１”に
変換して−４０となる。 第５図は、 ５＝０１０１（５） 、 Ｂ＝１１００（
−４）の乗算例である。この場合、Ｓ（１＝０．ｂ、＝
１で乗数Ｂが負であるため、ステップ■のＭＣ命令でＡ
ＯＰ＝１となり、加減算回路４およびシフト回路５では
、前述した ’Ａ （０：３１） ＋３ （０：３１） ＋ １ ’
ＳＳＲ１の補正演算が行われる。すなわち、Ａレジ
スタ１の内容”００１０”からＳレジスタ２の内容“０
１０１”を減算（補数加算）シ、さらに＋１する演算を
行い１次の５ＳＲＩでは０ＶＦＬ＝０であることにより
、最左端ビットを右拡張する算術布１ビットシフトのＡ
ＳＲ１が行われる。このようにして積ｓ −Ｂ ＝１１
１０１１００が得られる。これは絶対値で“０００１０
１００”の−２０を表す。 第６図は、 ５＝１０００（−８）、 Ｂ＝１００
０（−８）の乗算例であり、第５図の例と同様に、ステ
ップ■のＭＣ命令でＡＯＰ＝１となり、補正演算が実行
される。この場合には、０ＶＦＬ＝ｌ ＣＲＹ＝０で
あるため、５ＳＲＩの右１ビットシフト時に最左端ヒツ
ト１２はＣＲＹ＝０が設定される。このようにして、積
Ｓ・Ｂ ＝０１００００００すなわち６４が得られる。 〔発明の効果〕 以上のように本発明によれば、符号付ｎビット２退数乗
算器をｎビット幅で構成することができるので、計算機
の演算装置の構成が簡単になり。 また補数変換やビット幅変換が不要であるため高速化が
可能になる。
を行い、Ａレジスタ１の部分積を特別右１ビットＳＳＲ
Ｉ してＡレジスタ１へ戻し、同時に右シフト溢れ（Ｓ
ｐｉｌｌ ｏｕｔ）をＳレジスタ３の最左端ビットに格
納する。他方、Ｓレジスタ３の右１ビットシフトＳＲＩ
出力は、Ｓレジスタ３の（１： ３１）に格納される。 すなわち。 次式で表される。 マＡ （０： ３１） ’ＳＳＲ１−Ａ （０
： ３１）マＢ（０：３１） マＳＲＩ −Ｂ
（１： ３１）Ｓｐｉｌｌ ｏｕｔ’Ａ （０：
３１ ） マーＢ（０）次に、第３図乃至第６図に
より具体的な乗算例を説明する。 第３図は、 ５＝０１１１（７） 、 Ｂ＝（Ｈｌｌ
（７）の乗算例である。被乗数Ｓと乗数Ｂの符号ビット
がそれぞれ３０ ＝０．ｂ０＝ｏであり、双方とも正で
あるため、ステップ■で実行されるＭＣ命令ではＡｏｐ
＝ｏとなり、スルー演算（ＴＨ）が行われる。 なおステップ■、■のＭ命令では、０ＶＦＬ＝１となる
ため、特別右１ビットシフトＳＳＲ１において、最左端
ビットにＣＲＹ＝Ｏが設定される。 このようにして、積Ｓ −Ｂ ＝００１１０００１（４
９）が得られる。 第４図は、 ５＝１０００（−８）、 Ｂ＝０１０
１（５）の乗算例である。この場合、３０ ＝ｉ ｂ
０＝０となるため、被乗数が負９乗数が正となっている
。このため、ステップ■のＭＣ命令ではＡＯＰ＝Ｏとな
り、スルー演算（ＴＨ）が行われる。なおステップ■の
Ｍ命令では、加算結果の最左端ビットが“０”となるが
、０ＶＦＬ＝１．ＣＲＹ＝１であることにより、５ＳＲ
Ｉによりシフトされた最左端ビットにはＣＲＹ＝１が設
定され、負表示が保持される。このようにして、積Ｓ
−Ｂ ＝１１０１１０００が得られる。これは補数表現
形式をとっており、絶対値表現“００１００１１１”に
変換して−４０となる。 第５図は、 ５＝０１０１（５） 、 Ｂ＝１１００（
−４）の乗算例である。この場合、Ｓ（１＝０．ｂ、＝
１で乗数Ｂが負であるため、ステップ■のＭＣ命令でＡ
ＯＰ＝１となり、加減算回路４およびシフト回路５では
、前述した ’Ａ （０：３１） ＋３ （０：３１） ＋ １ ’
ＳＳＲ１の補正演算が行われる。すなわち、Ａレジ
スタ１の内容”００１０”からＳレジスタ２の内容“０
１０１”を減算（補数加算）シ、さらに＋１する演算を
行い１次の５ＳＲＩでは０ＶＦＬ＝０であることにより
、最左端ビットを右拡張する算術布１ビットシフトのＡ
ＳＲ１が行われる。このようにして積ｓ −Ｂ ＝１１
１０１１００が得られる。これは絶対値で“０００１０
１００”の−２０を表す。 第６図は、 ５＝１０００（−８）、 Ｂ＝１００
０（−８）の乗算例であり、第５図の例と同様に、ステ
ップ■のＭＣ命令でＡＯＰ＝１となり、補正演算が実行
される。この場合には、０ＶＦＬ＝ｌ ＣＲＹ＝０で
あるため、５ＳＲＩの右１ビットシフト時に最左端ヒツ
ト１２はＣＲＹ＝０が設定される。このようにして、積
Ｓ・Ｂ ＝０１００００００すなわち６４が得られる。 〔発明の効果〕 以上のように本発明によれば、符号付ｎビット２退数乗
算器をｎビット幅で構成することができるので、計算機
の演算装置の構成が簡単になり。 また補数変換やビット幅変換が不要であるため高速化が
可能になる。
第１図は本発明方式の１実施例の構成図、第２図は従来
方式の１例の構成図、第３図乃至第６図はそれぞれ乗算
例の説明図である。 図中、１はΔレジスタ、２はＳレジスタ、３はＳレジス
タ、４は加減算回路、５および６はシフト回路を示す。
方式の１例の構成図、第３図乃至第６図はそれぞれ乗算
例の説明図である。 図中、１はΔレジスタ、２はＳレジスタ、３はＳレジス
タ、４は加減算回路、５および６はシフト回路を示す。
Claims (1)
- それぞれがｎビット幅で構成された部分積を格納する第
１のレジスタと、被乗数を格納する第２のレジスタと、
乗数を格納する第３のレジスタと、上記第１および第２
のレジスタの内容について指示された演算を行う加減算
回路と、該加減算回路の出力を右１ビットシフトして第
１のレジスタに戻すとともに右シフト溢れを第３のレジ
スタの最左端ビットに格納する第１のシフト回路と、第
３のレジスタの内容を右１ビットシフトして該第３のレ
ジスタの最左端ビットを除く領域に格納するとともに右
シフト溢れを加減算回路へ印加する第２のシフト回路と
をそなえ、ｎ−１個の乗算命令と１個の乗算補正命令に
より乗算を実行する符号付ｎビット２進数乗算方式であ
って、上記加減算回路は第２のシフト回路の右１ビット
シフト溢れが１か０かにより、乗算命令実行時であれば
第１および第２の各レジスタの内容を加算するか第１の
レジスタの内容をそのまま出力するスルー演算を行い、
また乗算補正命令実行時であれば第１のレジスタの内容
から第２のレジスタの内容を減算するか第１のレジスタ
の内容をそのまま出力するスルー演算を行い、上記第１
のシフト回路は加減算回路出力の左端２つのビットのい
ずれか一方に桁上げが発生した場合、最左端ビットの桁
上げ値を最左端に設定する特別右１ビットシフトを行い
、その他の場合には最左端ビットを右拡張する算術右１
ビットシフトを行うことを特徴とする符号付ｎビット２
進数乗算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19831884A JPS6175927A (ja) | 1984-09-21 | 1984-09-21 | 符号付ｎビツト２進数乗算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19831884A JPS6175927A (ja) | 1984-09-21 | 1984-09-21 | 符号付ｎビツト２進数乗算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175927A true JPS6175927A (ja) | 1986-04-18 |
Family
ID=16389122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19831884A Pending JPS6175927A (ja) | 1984-09-21 | 1984-09-21 | 符号付ｎビツト２進数乗算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111258633A (zh) * | 2018-11-30 | 2020-06-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086949A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5378743A (en) * | 1976-12-23 | 1978-07-12 | Fujitsu Ltd | Multiplier |
-
1984
- 1984-09-21 JP JP19831884A patent/JPS6175927A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086949A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5378743A (en) * | 1976-12-23 | 1978-07-12 | Fujitsu Ltd | Multiplier |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111258633A (zh) * | 2018-11-30 | 2020-06-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN111258633B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
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