JPS60186933A - ２進化１０進乗算方式 - Google Patents
２進化１０進乗算方式Info
- Publication number
- JPS60186933A JPS60186933A JP4032784A JP4032784A JPS60186933A JP S60186933 A JPS60186933 A JP S60186933A JP 4032784 A JP4032784 A JP 4032784A JP 4032784 A JP4032784 A JP 4032784A JP S60186933 A JPS60186933 A JP S60186933A
- Authority
- JP
- Japan
- Prior art keywords
- register
- decimal
- multiplicand
- multiplier
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、２進化１０進乗算方式に関し、特に２進化１
０進数で表わされたデータの乗算を行なう２進化１０進
乗算方式の改良に関するものである。
０進数で表わされたデータの乗算を行なう２進化１０進
乗算方式の改良に関するものである。
従来の１０進乗算装置は、２進化１０進加算器を使用し
て、被乗数を２進化１０進乗数の値の回数だけ加算を繰
返して乗算を実現していた。このような従来方式では、
乗数を１ビツトずつ処理する為に、乗算ループのサイク
ルが多いという性能上の欠点があった。
て、被乗数を２進化１０進乗数の値の回数だけ加算を繰
返して乗算を実現していた。このような従来方式では、
乗数を１ビツトずつ処理する為に、乗算ループのサイク
ルが多いという性能上の欠点があった。
この発明の目的とするところは、上記の如き従来技術の
問題点を除去するものであり、２進化１０進乗算ループ
の実行サイクル数を減少することにより、２進化１０進
乗算の性能が向上するという効果を有する２進化１０進
乗算方式を提供することにある。
問題点を除去するものであり、２進化１０進乗算ループ
の実行サイクル数を減少することにより、２進化１０進
乗算の性能が向上するという効果を有する２進化１０進
乗算方式を提供することにある。
この発明の特徴とするところは、被乗数の２進化１０進
８倍数、４倍数、２倍数、１倍数を備え、２進化１０進
で１桁ずつ取り出された乗数の１″であるビットに相当
する被乗数の倍数を選択して加算することにより乗算な
実現するものである。
８倍数、４倍数、２倍数、１倍数を備え、２進化１０進
で１桁ずつ取り出された乗数の１″であるビットに相当
する被乗数の倍数を選択して加算することにより乗算な
実現するものである。
以下、本発明の一実施例を説明する。
、１？１図は、本発明に従った１０進乗算装置の構成ブ
ロック図である。矛１図において、１０１は被乗数がセ
ットされる被乗数レジスタである。
ロック図である。矛１図において、１０１は被乗数がセ
ットされる被乗数レジスタである。
１０２〜１０４は、それぞれ被乗数の１０進２倍、４倍
、８倍回路である。１０５は、１０進加算器１０９へ被
乗数の何倍数を入力するか指定する倍数セレクタである
。１０７は加算の繰返しで実現される乗算の中間和かセ
ットされる中間和レジスタであり、初期値はオール゛°
０″である。１０６は乗数がセットされる乗数レジスタ
であり、この最下位ディジットは倍数選択信号発生回路
１１２に転送される。この回路１１２は矛２図に示す処
理内容の動作を制御するもので、レジスタ１０８とプラ
イオリティエンコーダ１１５より構成される。
、８倍回路である。１０５は、１０進加算器１０９へ被
乗数の何倍数を入力するか指定する倍数セレクタである
。１０７は加算の繰返しで実現される乗算の中間和かセ
ットされる中間和レジスタであり、初期値はオール゛°
０″である。１０６は乗数がセットされる乗数レジスタ
であり、この最下位ディジットは倍数選択信号発生回路
１１２に転送される。この回路１１２は矛２図に示す処
理内容の動作を制御するもので、レジスタ１０８とプラ
イオリティエンコーダ１１５より構成される。
この回路１１２の具体的説明は後で第６ 、７ 、８゜
図を用いて説明する。乗算は、まずレジスタ１０８にセ
ットされたディジットを解読して、例えば”００１０”
であれば、矛２図の該当処理内容より、矛１サイクル
ではレジスタ１０７の値（最初はゼロ）と１０進２倍回
路１０２からの２倍数が１０進加算器１０９で加算され
、レジスタ１０７にセットされる。矛２サイクルでは、
レジスタ１０８にセットされているディジットの処理は
終了したから、レジスタ１０７の中間和及びレジスタ１
０６の乗数を右へ１ ｄｉｇｉｔシフトする。、１７１
図では、１１０，１１１がこの為に用為されたシフタで
ある。他の乗数ディジットの場合も、矛２図の処理内容
に指定された通りに実行され、レジスタ１０６がオール
″０°′になった時、乗算が完了する。
図を用いて説明する。乗算は、まずレジスタ１０８にセ
ットされたディジットを解読して、例えば”００１０”
であれば、矛２図の該当処理内容より、矛１サイクル
ではレジスタ１０７の値（最初はゼロ）と１０進２倍回
路１０２からの２倍数が１０進加算器１０９で加算され
、レジスタ１０７にセットされる。矛２サイクルでは、
レジスタ１０８にセットされているディジットの処理は
終了したから、レジスタ１０７の中間和及びレジスタ１
０６の乗数を右へ１ ｄｉｇｉｔシフトする。、１７１
図では、１１０，１１１がこの為に用為されたシフタで
ある。他の乗数ディジットの場合も、矛２図の処理内容
に指定された通りに実行され、レジスタ１０６がオール
″０°′になった時、乗算が完了する。
矛６図は、矛１図の１０進２倍、４倍、８ｆｆ１回路１
０２〜１０４を構成する１０進倍数回路のブロック図で
ある。１デイジツトにつき１０進２倍回路６０１を５段
構成にして矛１図の１０進２倍、４倍。
０２〜１０４を構成する１０進倍数回路のブロック図で
ある。１デイジツトにつき１０進２倍回路６０１を５段
構成にして矛１図の１０進２倍、４倍。
８倍回路１０２〜１０４が形成されている。ｉｄＯ〜ｉ
ｄ３ 、 ＯｄＯ〜Ｏｄ５はそれぞれ１０進２倍回路３
０１の入力信号、出力信号である。５０２，５０５，３
０４はそれぞれ、８バイト幅の１０進２倍数、４倍数。
ｄ３ 、 ＯｄＯ〜Ｏｄ５はそれぞれ１０進２倍回路３
０１の入力信号、出力信号である。５０２，５０５，３
０４はそれぞれ、８バイト幅の１０進２倍数、４倍数。
８倍数出力である。第４図は、第３図の１０進２倍回路
５０１の入出力表で、第５図に具体例を示す。
５０１の入出力表で、第５図に具体例を示す。
第６図は第１図の中で説明した倍数選択信号発生回路１
１２の処理動作を規定したものであへ具体的な回路を第
７図に示す。
１２の処理動作を規定したものであへ具体的な回路を第
７図に示す。
、１７７図において、７０６は第１図レジスタ１０６と
同一のものである。７０８〜７１１は４ビツトの７リツ
プフロツブ、７１３は４人カブライオリティエンコーダ
で、第８図の論理表で規定される公知の回路である。７
０１〜７０３は４人カブライオリティエンコーダ７１３
の出力を保持するフリップフロップ。７０５，７０６ハ
ソレソレｒ１１Ｋ）Ｉ（、、ＮＡＮＤ回路である。
同一のものである。７０８〜７１１は４ビツトの７リツ
プフロツブ、７１３は４人カブライオリティエンコーダ
で、第８図の論理表で規定される公知の回路である。７
０１〜７０３は４人カブライオリティエンコーダ７１３
の出力を保持するフリップフロップ。７０５，７０６ハ
ソレソレｒ１１Ｋ）Ｉ（、、ＮＡＮＤ回路である。
例えば、ａ、 ａ、 ａ、 ａｏり０１１０″ の場合
を説明する。乗算の一番最初で、第７図の８Ｔに１″を
立てると、タイミングＴＡでフリップフロン１７０８〜
７１１に”ＱｌｌＱ” がセットされる。
を説明する。乗算の一番最初で、第７図の８Ｔに１″を
立てると、タイミングＴＡでフリップフロン１７０８〜
７１１に”ＱｌｌＱ” がセットされる。
才１サイクルとして、倍数選択信号発生回路１１２の出
力はＳ−０”Ｚｏ＝＠０”、ＺＩ＝″げで、２倍数がセ
レクトされて力ｌ］算される。４人カブライオリティエ
ンコーダ７１３の出力はフリップフロップ７０１〜７０
３に転送されるから、矛２サイクルではフリップフロッ
プ７０９のＲｅ５ｅｔ 条件が成立し、フリップフロッ
プ７０８〜７１１は’０１００”となる。同様にして矛
３サイクルではフリップ７ ｏ ｙ ７’ ７０８〜７
１１ ハ″００００” トｒｊ リ、Ｓ＝”１”が成立
するから、この情報によりレジスタ１ｏ６の乗数、レジ
スタ１０７の中間和の１デイジツト右シフトに起動をか
ける。一方フリップフロッグ７０１が１１″になるがら
、ＮＯＲ回路７０５の条件が成立し、１デジツトシフト
された軒しいＮＡＮＤ７０６の内容がフリップ７０ソフ
”７０８〜７１１にセットされる。以下同様にしてレジ
スタ１０５の乗数がな（なる迄、連続して倍数が選択さ
れて加算される。以上のように矛７図の回路によって、
乗数の１″であるビットに相当する被乗数の倍ｅを選択
し、選択された倍数と被乗数のヵロ算を連続処理可能と
することができる。
力はＳ−０”Ｚｏ＝＠０”、ＺＩ＝″げで、２倍数がセ
レクトされて力ｌ］算される。４人カブライオリティエ
ンコーダ７１３の出力はフリップフロップ７０１〜７０
３に転送されるから、矛２サイクルではフリップフロッ
プ７０９のＲｅ５ｅｔ 条件が成立し、フリップフロッ
プ７０８〜７１１は’０１００”となる。同様にして矛
３サイクルではフリップ７ ｏ ｙ ７’ ７０８〜７
１１ ハ″００００” トｒｊ リ、Ｓ＝”１”が成立
するから、この情報によりレジスタ１ｏ６の乗数、レジ
スタ１０７の中間和の１デイジツト右シフトに起動をか
ける。一方フリップフロッグ７０１が１１″になるがら
、ＮＯＲ回路７０５の条件が成立し、１デジツトシフト
された軒しいＮＡＮＤ７０６の内容がフリップ７０ソフ
”７０８〜７１１にセットされる。以下同様にしてレジ
スタ１０５の乗数がな（なる迄、連続して倍数が選択さ
れて加算される。以上のように矛７図の回路によって、
乗数の１″であるビットに相当する被乗数の倍ｅを選択
し、選択された倍数と被乗数のヵロ算を連続処理可能と
することができる。
なお、矛１図の１０進２倍、４倍、８倍回路１０２．１
０５．１０４は、矛３図に示すように、１ｏ進２倍回路
の繰返しで容易に実現でき、これらと矛１図の１０進加
算器１０９を同一１，８１に設けることが可能となる。
０５．１０４は、矛３図に示すように、１ｏ進２倍回路
の繰返しで容易に実現でき、これらと矛１図の１０進加
算器１０９を同一１，８１に設けることが可能となる。
従って、矛１図で、レジスタ１０１．１０進２倍、４倍
、８倍回路１０２，１０３，１０４からの４組のデータ
を１０進加算器１０９のＬＳＩに入力していたものが、
レジスタ１０１からのデータ１組の入力だけで良（なる
。これによりＬＳＩの入力ピン使用数を低減する効果が
ある。
、８倍回路１０２，１０３，１０４からの４組のデータ
を１０進加算器１０９のＬＳＩに入力していたものが、
レジスタ１０１からのデータ１組の入力だけで良（なる
。これによりＬＳＩの入力ピン使用数を低減する効果が
ある。
本発明によれば、被乗数の２．４．８倍数を準備してお
くことにより、乗数１桁の処理に４ピントの内１の立っ
ているビットに対応する倍数の加算を繰返すことで乗算
が可能となり、乗算ループの実行サイクル数を減らすこ
とができ、乗算性能が向上する。
くことにより、乗数１桁の処理に４ピントの内１の立っ
ているビットに対応する倍数の加算を繰返すことで乗算
が可能となり、乗算ループの実行サイクル数を減らすこ
とができ、乗算性能が向上する。
第１図は、本発明に従った１０進乗算装置の構成ブロッ
ク図、 矛２図は１，１−１図の動作を説明するための表図、 第３図は、１０進倍数回路のブロック図、矛４図は、１
０進２倍回路の入出力表を示す表図、 矛５図は、１０進２倍数回路の具体例を示す図、矛６図
は、倍数選択信号発生回路の動作を説明するための表図
、 矛７図は、倍数選択信号発生回路を示す図、矛８図は、
矛７図の４人カブライオリティエンコーダの真理値表を
示す表図である。 １０１・・・被乗数レジスタ １０６・・・乗数レジスタ、１０５・・・倍数セレクタ
１０７・・・中間和レジスタ １０９・・・１０進加算器 １１２・・・倍数選択信号発生回路 １０２・・・１０進２倍回路 １０３・・・１０進４倍回路 １０４・・・１０進８倍回路 ′＄ １ 図 第 ２１！１ 第 ３図 第 ４ 已 ′＄ ５図 第 乙 図 ′＄ ７ 図
ク図、 矛２図は１，１−１図の動作を説明するための表図、 第３図は、１０進倍数回路のブロック図、矛４図は、１
０進２倍回路の入出力表を示す表図、 矛５図は、１０進２倍数回路の具体例を示す図、矛６図
は、倍数選択信号発生回路の動作を説明するための表図
、 矛７図は、倍数選択信号発生回路を示す図、矛８図は、
矛７図の４人カブライオリティエンコーダの真理値表を
示す表図である。 １０１・・・被乗数レジスタ １０６・・・乗数レジスタ、１０５・・・倍数セレクタ
１０７・・・中間和レジスタ １０９・・・１０進加算器 １１２・・・倍数選択信号発生回路 １０２・・・１０進２倍回路 １０３・・・１０進４倍回路 １０４・・・１０進８倍回路 ′＄ １ 図 第 ２１！１ 第 ３図 第 ４ 已 ′＄ ５図 第 乙 図 ′＄ ７ 図
Claims (1)
- １．２進化１０進数で表わされるデータの乗算を行う２
進化１０進乗算方弐において、被乗数の８倍数、４倍数
、２倍数、１倍数を備え、２進化１０進数で１桁ずつ取
出された乗数の′１”であるビットに相当する被乗数の
倍数を選択して加算することにより乗算を実現する２進
化１０進乗算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032784A JPS60186933A (ja) | 1984-03-05 | 1984-03-05 | ２進化１０進乗算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032784A JPS60186933A (ja) | 1984-03-05 | 1984-03-05 | ２進化１０進乗算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186933A true JPS60186933A (ja) | 1985-09-24 |
Family
ID=12577507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032784A Pending JPS60186933A (ja) | 1984-03-05 | 1984-03-05 | ２進化１０進乗算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006186A1 (en) * | 1999-07-15 | 2001-01-25 | Daikin Industries,Ltd. | Refrigerating device |
-
1984
- 1984-03-05 JP JP4032784A patent/JPS60186933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006186A1 (en) * | 1999-07-15 | 2001-01-25 | Daikin Industries,Ltd. | Refrigerating device |
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