JPS6375930A - 高速補数化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 先に案出した高速化加減算器の２段キャリー伝搬を応用
し、長ビツトデータに対する高速補数化を行なう。

〔産業上の利用分野〕

本発明は、多数桁の２進数に対する２の補数を求める高
速補数化回路に関する。

〔従来の技術〕

通常、２進数に対する２の補数を求めるには、補数化す
る元の数の逆数を出し、それに１を加算するという動作
を行なう。例えばＡ＝０１０１１０１０の補数は、それ
を反転してＡ＝１０１００１０１とし、プラス１してＣ
＝１０１００１１０とし、該Ｃを答とする。１０進で言
えばＡ−９０、Ｃ＝１６６であり、２　−Ａ＝Ｃである
から、確かにＣはＡの２の補数である。

ところで本発明者は第３図に示す高速化加減算回路を先
に案出した（特願昭６１−　　　号、高速加減算器）。

この加減算回路は演算部１０、補正部２０、−次キヤリ
ー選択部３０、二次キャリ−選択部４０からなり、演算
部１０は、加減算される多数桁例えば６４桁の２進数を
複数桁（ビット）、本例では４ビツトずつ独立に加減算
する複数本例では１６個の演算ブロック１０ａ、１０ｂ
。

・・・・・・１０ｐを有する。各演算ブロック１０ａ、
１０ｂ、・・・・・・の演算結果は補正部２０へ送られ
、こ＼で一次キヤリー１二次キャリー、下位演算ビット
におけるマンチェスタ連鎖のゲート設定信号を用いて、
６４桁の２進数を通して加減算した結果に補正される。

一次キヤリー選択部３０はゲー）３０ａ、３０ｂ、・・
・・・・を備え、これらは複数本例では４演算ブロツク
毎にキャリーを選択し、そして二次キャリー選択部４０
はゲート４０ａ〜４０ｃを備え、−次キヤリー選択部３
０からの複数本例では４個のキャリーの選択を行なう。

一次キヤリー選択は第４図に示す如く行なわれる。演算
ブロック（本例では１０にであるが、他の演算ブロック
も同様）には各ビットに対応するゲートＧ＋〜Ｇ４を有
するマンチェスタ連鎖ＭＣが設けられており、これによ
り下位桁からのキャリーをそのま鍔上位桁へ通すか、ゲ
ー）Ｇｉ　　（ｉ＝１．２，３．４）を閉じて上位桁へ
自己の桁からの新たなキャリーを送るかの動作が行なわ
れる。

新たなキャリー（Ｃｎ＋１）は表２に示すように当該桁
の演算数（Ｘｎ、Ｙｎ、）により定まる。最下位入力キ
ャリーはグランドからのＬレベルである。

表　　　２ （ａ）Ｘｎ＋Ｙｎ　　（ｂ）Ｘｎ−Ｙｎ　　（ｃ）Ｙｎ
−Ｘｎ−次キヤリー選択部３０のゲート３０１１（他も
同様）はマンチェスタ連鎖のゲート設定信号を調べ、ゲ
ートＧ　＋　−Ｇ　ａが全て開いている場合は正しいキ
ャリーではないとして下位演算ブロックからのキャリー
Ｃｇ＠選択し、ゲートＧ１〜Ｇ４が１つでも閉じて新た
なキャリーが送られている場合は正しいキャリーである
としてそれ（Ｃｈ）を選択する。

二次キャリー選択部４０は、−次キヤリー選択部３０か
らのキャリーを、更に上位のキャリーとして正しい信号
の選択を行なう。例えば演算ブロック１０ｉ〜１０６内
の最下位演算ブロック１０１におけるマンチェスタ連鎖
のゲート設定が全て開放であると共に、−次キヤリー選
択ブロックの３つのゲート３０ｇ、３０ｈ、３０ｉが下
位演算ブロックからのキャリーを選択している場合は、
この−次キヤリー選択ブロックからのキャリーＣ１はグ
ランドからのＬレベルになる。二次キャリー選択部４０
のゲー）４０ｂはこの場合のみ、下位−次キヤリー選択
ブロックからのキャリーＣａを上位のキャリーｃｂとす
る。これに対して、最下位演算ブロック１０ｉにおいて
マンチェスタ連鎖のゲート設定が１つでも閉じるか、又
は−次キヤリー選択プロ・ツクにおいて新たな設定キャ
リーを選択している場合は、それらのキャリーを次の上
位キャリーとする（Ｃｉ＝Ｃｂとする）。他のゲート４
０ａ、４０Ｃでも同様である。

〔発明が解決しようとする問題点〕

２の補数を求めるには前述のように、補数化する元の数
の逆数を出し、＋１するという動作を行なうが、この処
理は上記の高速化加減算器の２段キャリー伝搬を応用す
ると簡単に実行できる。本発明はか＼る点に着目するも
ので、該高速化加減算器に容易に付設できる補数化回路
を提供しようとするものである。

〔問題点を解決するための手段〕

本発明は、多数桁の２進数に対する２の補数を求める高
速補数化回路において、最下位にキャリー“１゛を入力
され、そして下位からのキャリーをＣｎ、補数化する元
の数をｘ、上位へのキャリーをＣｎ＋　１　として次の
論理により補数化結果Ｘ′を得る手段を有することを特
徴とするものである。

〔作用〕

２進数例えばＡ＝０１０１１０１０の補数は、反転Ａ＝
１０１００１０１を作り、＋１してＣ＝１０１００１１
０として得ることができるが、これはＡ＝０１０１１０
１０を最下位桁から眺めて行き、■が見付かったらその
後の桁は全て反転するという方法でも得ることができる
。この動作は表１の真理値表に従う。

表　　　１ 最下位ビットにはキャリー１を導入すると、表１からｘ
＝ｘ’になる。最下位桁ｘ１がＯならキャリーＣｎ＋　
１　は１であるから次の桁ｘ２もＸ２＝Ｘ２′になり、
ｘ＋＝ｌならＣＩ＋１＝ＯであるからＸ２＝Ｘ２′にな
り、こうして上記の論理が実行され、２進数の２の補数
が求まる。

〔実施例〕

第１図に６４とットデータに対する補数化回路を示し、
第２図にその一部（第１図の点線枠はその一例）の詳細
を示す。７０．８０は一次、二次キャリー伝搬部、５０
は補数化部、６０は補数補正部である。補数化部および
補数補正部はやはり全体を４ビツトずつに分割して並列
動作を行ない、下位から伝搬してくるキャリーを調べる
ことにより補数化を補正する。

補数化部では４ビツトを１ブロツクとし、各ブロック５
０ａ、５０ｂ、・・・・・・の最下位ビットから順に最
初の“１”ピントが見つかるまで元のビットのま＼出力
し、見つかった時は次の桁からビットを反転させて出力
する。第２図の５１〜５４は各ビットに対してか−る処
理を行なうステージ（段）である。最下位段５１にはＶ
ｃｃが下位からのキャリー“１”として加えられる。各
段での補数化出力は表１の通りで、これは補正部６０の
各ステージ（段）６１〜６４へ送られると共に、最上位
段５４のキャリーは一次キヤリー伝搬部７０へ送られる
。

一次キヤリー伝搬部７０は、補数化部５０の複数本例で
は４ブロツク毎に、各ブロックの最下位補数化部ブロッ
ク５０ａ、５０ｅ、・・・・・・の出力キャリーから順
に、キャリーの二者択一を行なう。

この選択方法はどちらか一方のキャリー信号が１″であ
れば“ｌ”を選ぶというものである。

二次キャリー伝搬部８０は、−次キヤリー伝用部と同じ
く、キャリーの伝搬と選択を行ない、選択方法もこれに
従う。

補正部６０は一次キヤリー１二次キャリーのどちらか一
方が“０”なら、補数化部から入力するデータビットを
反転したビットを出力し、どちらも“１″ならそのま＼
出力する。第２図にその回路を示す。Ｇ１１””ＣＩ４
゜Ｇ２ｉ　〜Ｇ２４はナントゲートで、−次キヤリー１
二次キャリーの１つ以上が“Ｏ”　（Ｌレベル）ならナ
ントゲートＣｒ１ｌ〜Ｇ１４の出力は“１”　（Ｈレベ
ル）であり、ナントゲート０２１〜Ｇ２４はインバータ
になって補数化部のマンチェスタ連鎖を構成する各段５
１゜５２、・・・・・・の入力ビツト（下位桁からのキ
ャリー）を反転したビットを生じる。補正部６０の各段
の論理も表１に準じ、ナントゲートＧ２＋　、　Ｇ２２
　。

・・・・・・からの出力が“ｌ”ならスルー、Ｏなら反
転である。

６４ビ・７トデータの最下位ビットを考えると、この場
合−次／二次キャリーは１でＱ　１　！　の出力は０、
Ｇ２１　の出力は１、段５１の出力は上記最下位（第１
）ビットと同じ、段６１の出力も同様である。そしてこ
の最下位（第１）ビットが０なら次の段５２．６２は第
２ビツトを出力し、次の段５３．６３でも同様である。

段５１の出力ビットが１なら段５２の出力ビットは反転
ビットとなり、段６２はそれをそのま＼出力する。−次
／二次キャリーのいずれか又は全部がＯならナントゲー
トＧ２１〜Ｇ２４はインバータになるから、段５２と６
２．５３と６３．・・・・・・のいずれかで反転され、
結果は反転になる。

補数化処理を、第５図〜第１１図を参照して更に説明す
る。第５図に示すように、補数化部５０の各ブロック５
０ａ、５０ｂ、・・・・・・は−斉に表１の論理表に従
って処理し、Ｌ　Ｓ　Ｈ側の第１ブロツク５０ａが出力
した補数値はそのま＼最下位４ビットの補数結果になる
。第２ブロツク５０ｂ以降が出力した独立４ビツト補数
値は、補正部６０へ送られる。また各ブロックからのキ
ャリーは一次キヤリー伝搬部７０へ送られる。

一次キヤリー伝搬部７０では第７図に示す選択動作を行
なう。各ゲー１−７１〜７３はその切換制御信号Ｃｏｎ
ｔがＨ（ハイ）ならＨ側の入力を選択し、Ｌ（ロー）な
らばＬ側の入力を選択する。

補正ｆａ６０のブロック６０ａ〜６０ｃでは第６図に示
すように、上を伝搬する一次キヤリー信号がＨなら補数
化部ブロック５０ｂ、５０ｅ、５０ｄより受取った４ビ
ット信号をそのま一出力し、補正後の補数とする。−次
キヤリー信号がＬなら補数化を行なう前の元の４ビツト
を論理反転して出力する。

一次キヤリー伝搬部７０の各ブロックのキャリーは、第
８図に示すように二次キャリー伝搬部８０へ送る。

二次キャリー伝搬部８０の各ゲート８１．８２゜８３は
第１０図に示す如く構成され（７０のそれと同じ）、切
換制御信号Ｃｏｎ　ｔがＨならＨ側入力を、ＬならＬ側
入力を選択する。

第９図に示すように補正部６０のブロック６０ｄ、６０
ｈ、６０Ａは、上を伝搬する二次キャリーがＨなら補数
化部の各ブロック５０ｅ、５０ｉ。

５０ｍより受取った４ビツト補数値をそのま＼出力して
それを補正後の補数とし、二次キャリーがＬなら補数化
を行なう前の元の信号を論理反転して出力する。補正部
６０のブロック６０ｅ〜６０ｇ、６０ｉ〜６０に、６０
ｍ　〜６０ｏは、上を伝濃する一次キヤリーと二次キャ
リーの両方ともＨなら補数値を、どちらか一方でもＬな
ら元の信号の論理反転値を出力し、補正後の補数とする
。

第１１図に示すように二次キャリー伝搬部８０は最終キ
ャリー信号８０ｃを出力する。この信号８０ｃがＨなら
、補数化しようとした元の数は全てＯビットということ
になる。

この補数化回路はその構成上、補数化結果よりも先にキ
ャリーが出力される。回路中を伝搬するキャリーはデー
タビットの最下位の“１”が見つかると“１”信号が“
０”信号に変わるという働きがあるため、最上位キャリ
ーを調べることにより零データの検出を行なうこともで
きる。この検出についても、ＡＮＤやＯＲの階層で構成
するより有利である。

〔発明の効果〕

以上説明したように本発明によれば多数桁データに対す
る高速補数化回路を提供でき、甚だ有効である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の一部の詳細ブロック図、第３図は高速化加減算回
路のブロック図、第４図は第３図の一部の詳細ブロック
図、第５図、第６図、第８図、第９図、第１１図は補数
化処理の説明図、 第７図および第１０図は一次、二次キャリー伝１般邪の
説明図である。 第１図で５０は補数化部、６０は補正部、７０は一次キ
ヤリー伝搬部、８０は二次キャリー伝ＩＪＪ部である。

Claims (1)

1. 【特許請求の範囲】 多数桁の２進数に対する２の補数を求める高速補数化回
   路において、 最下位にキャリー“１”を入力され、そして下位からの
   キャリーをＣｎ、補数化する元の数をｘ、上位へのキャ
   リーをＣ＿ｎ＿＋＿１として次の論理により補数化結果
   ｘ′を得る手段を有することを特徴とする高速補数化回
   路。