JPS63305423A

JPS63305423A - 並列演算回路

Info

Publication number: JPS63305423A
Application number: JP14139387A
Authority: JP
Inventors: Toru Okawa; 徹大川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-08
Filing date: 1987-06-08
Publication date: 1988-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は，たとえば並列加算回路のような並列演算回路
に係シ、特に高速マイクロプロセッサ等の半導体集積回
路に使用されるものである。

（従来の技術）並列加算回路に使用される１ビツトの全加算回路は、た
とえば第３図（ａ）に示すように構成されており，その
動作は第３図Φ）Ｖｒ−示す真理値表で表わされる。即
ち、ｔａ３図（”）　ｖ　（ｂ）　Ｋ　ｋ　イテＡ　ｘ
　。

Ｂｘはデータ入力，ＳＸは上記ＡＫ　、ＢＫの加算結果
の出力（和出力）、ｃＫ−、は前段の全加算回路からの
キャリ入力、Ｃｘ　ｌｄ次段の全加算回路へのキャリ出
力である。３１はトランスミッシ膠ンゲートであシ，下
位桁から上位桁へのキャリの通過を制御するものである
、３２および３３はＰチャネルトランジスタ、３４およ
び３５はＮチャネルトランジスタであシ、これらは上位
桁へのキャリの発生を制御するものである。３６および
３７は排他的オアゲート、３８乃至４０はインバータで
ある。

次に、上記回路の動作を説明す名と、入力ＡＫ。

Ｂにがデータ１１”、＠ＯＮまたは′０”、′１”の場
合は、排他的オアゲート３６の出力は１”となシ、トラ
ンスミツシーンゲート３１はオン状態となシ、下位桁か
らのキャリｃＫ−，がその′！マ上位桁へ通過する。こ
のとき、加算結果は、Ａ。

とＢＫとの加算結果である上記排他的オアゲート３６の
出力および下位桁がらのキヤＩＪｃＫ−，が入力する排
他的オアゲート３７の出力として得られる。次忙、入力
ＡＫ　、　Ｂ　Ｋが′″０”、′Ｏｎまたは１１Ｎ　、
ｗｌ”の場合は、排他的オアゲート３６の出力はＯｎと
なり、トランスミツシーンゲート３１はオフ状態となる
。また、上記入力ＡＫ　。

ＢＫとも１″の場合には、Ｐチャネルトランジスタ３２
．３３へのゲート入力はインバータ３９゜４０によって
上記１１′″がそれぞれ反転された１０″となり、この
トランジスタ３２．３３がそれぞれオンになシ、次段へ
のキャリＣＫは“１”となる。入力ＡＫ、ＢＫとも０″
の場合には、Ｎチャネルトランジスタ３４．３５のゲー
ト入力はインノ々−夕３９，４（Ｉによつて上記１０”
がそれぞれ反転され九＠ＩＴａとなシ、このトランジス
タ３４．３５がそれぞれオンになり１次段へのキャリＣ
Ｋは０”となる。

第４図は、上記第３図（ａ）に示した１ビツトの全加算
回路をたとえば４個使用し、ある段のキャリ出力ＣＫが
次段のキャリ入力ｃＫ−，となるように４段接続してな
る４ビツトの並列加算回路を示している。ここで、４９
は初段へのキャリ入力、５０は最終段からのキャリ出力
である。また、４１〜４４．４５〜４８は各段への入力
、５１〜５４は各段の加算出力である。６０は高速にキ
ャリ伝搬を行うためのキャリーバイパス回路であシ、４
人力のナントゲート６１と、インバータ６２と。

トランスミツシーンゲート６３とで構成されている。こ
こでは、各段のトランスミツシ冒ンゲート制御信号（排
他的オアゲート３６の出力）７０〜７４が全て＠１ｎの
場合、つまシキャリが最下位桁の入力から最上位桁の出
力まで全て通過する場合、ナントゲート６１の出力が′
０″となり、トランスミクシ１ンゲート６３がオン状態
となシ、初段のキャリ入力４９は上記１段のトランスミ
ツシーンゲート６３を通して最終段のキャリ出力５０と
なるようにバイパスされる。

第５図は、上記第４図に示した４ピツトの並列加算回路
の回路ブロックをたとえば４個（８１〜８４）使用し、
ある段の回路ブロックのキャリ出力を次段の回路ブロッ
クのキャリ入力となるようにキャリーライン８６〜８８
によって４段接続してなる１６ビツトの並列加算回路を
示している。

ここで、８５は初段の回路ブロック８１のキャリ入力、
８９は最上位段の回路ブロック８４のキャリ出力であり
、９０は１６ビツトの加算出力であり、入力データＡｆ
ｔＢｉ　（＋＝ｘ〜１６）は図示を省略している。

上記したよう忙、加算回路はキャリが下位桁から上位桁
に順、に伝わシ、あるビットの加算出力は前段からのキ
ャリが確定した段階で決まる。従って、加算回路の動作
速度は、キャリの伝搬速度で決定される。このため１段
数の多い並列加算回路は、その高速化を図るため、前記
第４図に示すようなキャリーバイパス回路６０をＭする
加算回路を組み合わせて、たとえば第５図に示すような
１６ビツトの並列加算回路として構成されている。

ところで、上記したような並列加算回路は、たトエハマ
イクロコンピエータにおけるＣＰＵ（中央処理装置）の
ＡＬＵ（算術論理演算部）などに使用されるわけである
が、近年、マイクロコンビエータの高速化が要求される
ＫつれてＡＬＵの高速化も要求される。しかし、前記し
た従来の並列加算回路では、キャリの伝搬速度が充分で
なく。

ＣＰＵの高速化が制限されてしまうという問題があった
。

（発明が解決しようとする問題点）本発明は、上記したようにキャリの伝搬速度が充分でな
いことＫよつて並列加算等の演算速度の高速化が制約さ
れているという問題点を解決すべくなされたもので、キ
ャリの伝搬を伴う並列演算の高速化を実現でき、たとえ
ばＣＰＵに使用される並列加算回路に適用した場合には
ＣＰＵの高速化を実現し得る並列演算回路を提供するこ
とを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明の並列演算回路は、入力データの下位側ビット、
上位側ビットに対して独立にそれぞれ並列演算を行う第
１．第２の並列演算回路と、この第２の並列演算回路の
演算出力が入力し、この第２の並列演算出力忙ｇ１の並
列演算回路からのキャリ出力が入力した場合と同じ演算
出力を発生する論理回路と、前記第１の並列演算回路か
らのキャリ出力の有無に対応して上記論理回路の出力ま
たは前記第２の並列演算回路の演算出力を選択する選択
回路とを具備し、並列演算出力の下位側、上位側として
各対応して前記第１の並列演算回路の演算出力、選択回
路の選択出力を出力することを特徴とする。

（作用）下位側と上位側とを独立に演算し、上位側については、
下位側からのキャリがないものとして算術演算された演
算出力と上記キャリがあるものとして論理演算された演
算出力との２つを用意し、下位側からのキャリの有無に
応じて上記２つの演算出力のうちの適正な一方を選択す
ることが可能であり、結果として上位側の演算はキャリ
の伝搬による演算速度の制限を受は−なくなり、従来例
に比べて演算時間は約半分になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は１６ピツトの並列加算回路を示しておシ、１６
ピツトの入力データ（図示省略）の下位側８ビツトおよ
び上位側８ビツトは対応して下位ビットの並列加算回路
Ａ１、上位ビットの並列加算回路Ａ、に入力している。

下位ビットの並列加算回路Ａ、ＩＣおいて、０〜７は各
ビット単位の８個の加算回路（たとえば、第３図ａに示
したような全加算回路）であシ、これらはキャリ信号が
下位から上位へ伝達するように接続されている。ここで
、各ビットの演算結果の出力０′〜７′が下位ビット側
の演算出力を示している。同様忙、上位ビット側の並列
演算回路人、において、８〜１５は各ビット単位の８個
の加算回路であり、これらはキャリ信号が下位から上位
へ伝達するように接続されており、初段のキャリ入力は
与えられていない（′Ｏ”に固定されている）。ここで
、各ビットの演算結果の出力８′〜１５′が、下位ビッ
トの並列加算回路Ａ１からのキャリがない場合の演算出
力を示している。１６は論理回路であり、下位ビットの
並列加算回路Ａ１からのキャリがある場合に相当する上
位ビットの並列加算回路Ａ、の演算出力（各ビット出力
を８′〜１５′で表わす）を生成するためのものである
。即ち、この論理回路１６は、上位側の並列加算回路Ａ
、の演算出力が入力し、このうち最下位のビット入力８
′については、インバータ１１により反転してビット出
力８′とする。残ルのピット入力９′〜１５′について
は、当該ビット入力と下段からのピット入力とをアンド
ゲート１８およびノアゲート１９に入力し、このアンド
ゲート１８の出力とノアゲートＪ９の出力とをノアゲー
ト２０に入力し、このノアゲート２０の出力をビット出
力９′〜１５′とする。そして、ピット入力９′〜１４
′については、当該ビット入力と下段からのピット入力
とをアンドゲート２１に入力し、このアンド出力を次段
へのキャリとする。２２〜２９はそれぞれ選択回路であ
り、下位ビットの並列加算回路Ａ、からのキャリ出力Ｃ
６が制御入力とな夛、このキャリ出力Ｃ０が有（１１′
″）のときには前記論理回路１６の演算出力を選択し、
上記キャリ出力Ｃ０が無（１０”）のときには前記上位
ビットの並列加算回路Ａ、の演算出力を選択するもので
ある。そして、最終的な演算出力として、下位ビット側
は下位ビットの並列演算出力八１の演算出力、上位ビッ
ト側は上記選択回路２２〜２９の選択出力（各ビットを
８＃〜１５′で示している）を出力するものである。

なお、上記選択回路２２〜２９は、それぞれたとえば第
２図に示すように構成されている。即ち。

上位ビットの並列加算回路人、からのビット出力８′〜
１５′と下位ビットの並列加算回路人、からのキャリ出
力Ｃ０とをノアゲート３０１に入力し、論理回路１６か
らのビット出力８′〜１５′とをインバータ３０．で反
転し、このインバータ３０！の出力と前記ノアゲート３
０．０出力とをノアゲート３０．に入力し、このノアゲ
ート３０８の出力を選択出力ビット８″′〜１５″′と
している。

上記実施例の並列加算回路においては、並列演算が上位
ビットと下位ビットとに分割されて独立に行われる。上
位ビットの演算は下位ビット側からのキャリの有無によ
って結果が異なるので、先ずキャリが無の状態で上位ビ
ットの演算が行われ、この演算出力が論理回路に入力し
て上記キャリが有の場合に相当する演算結果が求められ
ている。

そして、上位側の最終的な演算結果としては、下位側の
キャリ出力が決定した時点で、このキャリの有無によっ
て前記論理回路の出力または上位側演算出力が選択され
る。

従って、上記１６ビツトの並列加算回路によれば、下位
ビットの並列演算に際してキャリが下位から上位へ８ピ
ツト分伝搬して決定した時点で最終演算結果が得られる
ようになり、従来はキャリが最大１６ビツト分通過する
だけの演算時間が必要であったことに比べて半分の時間
で演算結果が得られることになる。

なお、上記実施例では、並列加算回路を説明したが１本
発明はキャリ信号が下位から上位へ伝搬する並列演算回
路に一般的に適用できる。

〔発明の効果〕

上述したように本発明の並列演算回路によれば、キャリ
の伝搬を伴う並列演算の高速化を実現でき、たとえばＣ
ＰＵに使用される並列加算回路に適用した場合忙はＣＰ
Ｕの高速化を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る１６ビツトの並列加算
回路を示す構成説明図、第２図は第１図中の選択回路の
１個分を示す回路図、第３図（ａ＞（ｂ）は１ピツトの
全加算回路の一例を示す回路図および真理値表、Ｍ４図
は第３図（ａ）の全加算回路を４段接続して使用した従
来の４ビツトの並列加算回路を示す回路図、第５図は第
４図の並列加算回路を４段接続して使用した従来の１６
ビツトの並列加算回路を示す回路図である。Ａ、、Ａ、・・・並列演算回路、１６・・・論理回路。２２〜２９・・・選択回路。出願人　代理人弁理士　　鈴　　江　　武　　彦蹄２図心３図

Claims

【特許請求の範囲】

（１）入力データの下位側ビット、上位側ビットに対し
て独立にそれぞれ並列演算を行う第１の並列演算回路お
よび第２の並列演算回路と、この第２の並列演算回路の
演算出力が入力し、この第２の並列演算回路に第１の並
列演算回路からのキャリ出力が入力した場合と同じ演算
出力を発生するように論理演算を行う論理回路と、前記
第１の並列演算回路からのキャリ出力の有無に応じて上
記論理回路の演算出力または前記第２の並列演算回路の
演算出力を選択する選択回路とを具備し、並列演算出力
の下位側、上位側として各対応して前記第１の並列演算
回路の演算出力、選択回路の選択出力を出力することを
特徴とする並列演算回路。
（２）前記第１の並列演算回路、第２の並列演算回路は
各対応して入力データの下位側ビット、上位側ビットを
独立にそれぞれ並列加算する第１の並列加算回路、第２
の並列加算回路であることを特徴とする前記特許請求の
範囲第１項記載の並列演算回路。