JP3234621B2 - キャリー先見形加算器 - Google Patents
キャリー先見形加算器Info
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Description
【０００１】
【産業上の利用分野】この発明は、キャリーの高速伝達
を可能としたキャリー先見形加算器に関する。
を可能としたキャリー先見形加算器に関する。
【０００２】
【従来の技術】従来のキャリー先見形（ＣＡＬ：Ｃａｒ
ｒｙ Ｌｏｏｋ Ａｈｅａｄ）加算器としては、図５に
示すようなものがある。
ｒｙ Ｌｏｏｋ Ａｈｅａｄ）加算器としては、図５に
示すようなものがある。
【０００３】図５に示すキャリー先見形加算器は、４つ
の半加算器（Ｈ．Ａ．）５１0 〜５１3 がリプル方式に
より構成されてなる４ビット構成の加算器である。
の半加算器（Ｈ．Ａ．）５１0 〜５１3 がリプル方式に
より構成されてなる４ビット構成の加算器である。
【０００４】このような加算器において、それぞれの半
加算器５１0 〜５１3 に与えられる入力データ（Ａ０〜
Ａ３）がすべて“１”となり、かつ前段から与えられる
キャリー入力が“１”であるならば、キャリー先見回路
５２を構成するＮＡＮＤゲート５３の出力は“０”とな
り、第１のパストランジスタ５４が導通状態、第２のパ
ストランジスタ５５が非導通状態となる。これにより、
前段から与えられたキャリーはキャリー先見回路５２の
第１のパストランジスタ５４を介して次段へ伝達され
る。
加算器５１0 〜５１3 に与えられる入力データ（Ａ０〜
Ａ３）がすべて“１”となり、かつ前段から与えられる
キャリー入力が“１”であるならば、キャリー先見回路
５２を構成するＮＡＮＤゲート５３の出力は“０”とな
り、第１のパストランジスタ５４が導通状態、第２のパ
ストランジスタ５５が非導通状態となる。これにより、
前段から与えられたキャリーはキャリー先見回路５２の
第１のパストランジスタ５４を介して次段へ伝達され
る。
【０００５】一方、入力データ（Ａ０〜Ａ３）のうち１
つでも“０”があり、かつキャリー入力が“１”となる
場合には、キャリー先見回路５２のＮＡＮＤゲートト５
３の出力が“１”となり、第１のパストランジスタ５４
が非導通状態、第２のパストランジスタ５５が導通状態
となる。これにより、入力データが“０”となる半加算
器５１0 〜５１3 で発生したキャリーは半加算器５１0
〜５１3 を介してキャリー先見回路５２に伝達されて、
第２のパストランジスタ５５を介して次段へ伝達され
る。
つでも“０”があり、かつキャリー入力が“１”となる
場合には、キャリー先見回路５２のＮＡＮＤゲートト５
３の出力が“１”となり、第１のパストランジスタ５４
が非導通状態、第２のパストランジスタ５５が導通状態
となる。これにより、入力データが“０”となる半加算
器５１0 〜５１3 で発生したキャリーは半加算器５１0
〜５１3 を介してキャリー先見回路５２に伝達されて、
第２のパストランジスタ５５を介して次段へ伝達され
る。
【０００６】例えば、入力データＡ3 が“０”となり、
他の入力データＡ0 〜Ａ2 が“１”である場合には、入
力データＡ3 を受ける半加算器５１3 で生成されるキャ
リー“０”が半加算器５１0 〜５１3 を順次伝達され
て、第２のパストランジスタ５５を介して次段へ伝達さ
れる。
他の入力データＡ0 〜Ａ2 が“１”である場合には、入
力データＡ3 を受ける半加算器５１3 で生成されるキャ
リー“０”が半加算器５１0 〜５１3 を順次伝達され
て、第２のパストランジスタ５５を介して次段へ伝達さ
れる。
【０００７】このように、入力データがすべて“１”で
ない場合には、生成されたキャリーが半加算器を介して
リプルで伝達されることになる。このため、このような
場合には、前段のキャリーが半加算器５１0 〜５１3 を
介さず第１のパストランジスタ５４のみを介して次段へ
伝達される場合に比べて、キャリーの伝達が遅くなって
いた。特に、入力データＡ３のみが“０”となり、キャ
リーが３つの半加算器５１0 〜５１2 を介して伝達され
る場合には、キャリー伝達の遅れが顕著になっていた。
ない場合には、生成されたキャリーが半加算器を介して
リプルで伝達されることになる。このため、このような
場合には、前段のキャリーが半加算器５１0 〜５１3 を
介さず第１のパストランジスタ５４のみを介して次段へ
伝達される場合に比べて、キャリーの伝達が遅くなって
いた。特に、入力データＡ３のみが“０”となり、キャ
リーが３つの半加算器５１0 〜５１2 を介して伝達され
る場合には、キャリー伝達の遅れが顕著になっていた。
【０００８】また、キャリー先見回路５２は、入力デー
タの値に応じて、前段からのキャリーをバイパスさせる
か、あるいは生成されたキャリーを伝達させるかという
選択処理を行なわなければならず、このための構成を必
要としていた。
タの値に応じて、前段からのキャリーをバイパスさせる
か、あるいは生成されたキャリーを伝達させるかという
選択処理を行なわなければならず、このための構成を必
要としていた。
【０００９】
【発明が解決しようとする課題】以上説明したように、
図５に示したような従来のキャリー先見形加算器におい
ては、前段からのキャリーをバイパスせず、生成された
キャリーを次段へ伝達する場合には、キャリーをバイパ
スする場合に比べて伝達スピードが遅くなるという不具
合を招いていた。さらに、キャリーをバイパスさせるか
否かを判別して処理する構成が必要となり、構成の小型
化の障害となっていた。
図５に示したような従来のキャリー先見形加算器におい
ては、前段からのキャリーをバイパスせず、生成された
キャリーを次段へ伝達する場合には、キャリーをバイパ
スする場合に比べて伝達スピードが遅くなるという不具
合を招いていた。さらに、キャリーをバイパスさせるか
否かを判別して処理する構成が必要となり、構成の小型
化の障害となっていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の小型化
を図るとともに、入力データの値にかかわらずキャリー
伝達の高速化を達成し、加算処理の高速化に寄与し得る
キャリー先見形加算器を提供することにある。
たものであり、その目的とするところは、構成の小型化
を図るとともに、入力データの値にかかわらずキャリー
伝達の高速化を達成し、加算処理の高速化に寄与し得る
キャリー先見形加算器を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、入力データとキャリーとを
加算する加算器が複数縦続接続されて構成された加算器
ブロックと、入力データがすべて第１の論理レベルに一
致したか否かを判別する判別手段と、前記判別手段によ
り入力データがすべて第１の論理レベルに一致したこと
が判別された場合は、前段の前記加算器ブロックから与
えられたキャリーを次段の前記加算器ブロックに伝達す
る伝達ゲート手段と、前記判別手段により入力データが
すべて第１の論理レベルに一致していないことが判別さ
れた場合には、キャリーを生成し、生成したキャリーを
次段の加算器ブロックへ与えるキャリー生成手段とを有
することを特徴とする。
に、課題を解決する手段は、入力データとキャリーとを
加算する加算器が複数縦続接続されて構成された加算器
ブロックと、入力データがすべて第１の論理レベルに一
致したか否かを判別する判別手段と、前記判別手段によ
り入力データがすべて第１の論理レベルに一致したこと
が判別された場合は、前段の前記加算器ブロックから与
えられたキャリーを次段の前記加算器ブロックに伝達す
る伝達ゲート手段と、前記判別手段により入力データが
すべて第１の論理レベルに一致していないことが判別さ
れた場合には、キャリーを生成し、生成したキャリーを
次段の加算器ブロックへ与えるキャリー生成手段とを有
することを特徴とする。
【００１２】
【作用】上記構成において、この発明は、キャリーをバ
イパスして伝達しない場合には、加算器ブロックで生成
されたキャリーではなく、加算器ブロックとは別の生成
手段によってキャリーを生成して次段へ伝達するように
している。
イパスして伝達しない場合には、加算器ブロックで生成
されたキャリーではなく、加算器ブロックとは別の生成
手段によってキャリーを生成して次段へ伝達するように
している。
【００１３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１４】図１はこの発明の一実施例に係わるキャリ
ー先見形加算器の構成を示す図である。
ー先見形加算器の構成を示す図である。
【００１５】図１において、キャリー先見形加算器は、
４つの半加算器１0 〜１1 がリプル方式により構成され
てなる４ビットの加算器であり、この発明の特徴的な構
成のキャリー先見回路２を備え、キャリーの論理を表１
に示すように正論理とするものである。
４つの半加算器１0 〜１1 がリプル方式により構成され
てなる４ビットの加算器であり、この発明の特徴的な構
成のキャリー先見回路２を備え、キャリーの論理を表１
に示すように正論理とするものである。
【００１６】
【表１】 それぞれの半加算器１0 〜１3 は、それぞれ対応する入
力データ（Ａ0 〜Ａ3）とキャリーとを加算して、その
加算結果である和（ＳＵＭ０〜ＳＵＭ３）とキャリーを
得る。半加算器１1 〜１3 は、入力データ（Ａ1 〜
Ａ3 ）が“１”かつキャリー入力が“１”の場合にのみ
キャリーを“１”として出力し、他の場合はキャリーを
“０”として出力する。一方、半加算器１0 は、入力デ
ータＡ0 と半加算器１1 から与えられるキャリーとの和
だけを求め、キャリーの出力は行なわない。このよう
に、４つの半加算器１0 〜１3 からなる加算器ブロック
を備えたキャリー先見形加算器におけるキャリーは、キ
ャリー先見回路２によって次段へ伝達される。
力データ（Ａ0 〜Ａ3）とキャリーとを加算して、その
加算結果である和（ＳＵＭ０〜ＳＵＭ３）とキャリーを
得る。半加算器１1 〜１3 は、入力データ（Ａ1 〜
Ａ3 ）が“１”かつキャリー入力が“１”の場合にのみ
キャリーを“１”として出力し、他の場合はキャリーを
“０”として出力する。一方、半加算器１0 は、入力デ
ータＡ0 と半加算器１1 から与えられるキャリーとの和
だけを求め、キャリーの出力は行なわない。このよう
に、４つの半加算器１0 〜１3 からなる加算器ブロック
を備えたキャリー先見形加算器におけるキャリーは、キ
ャリー先見回路２によって次段へ伝達される。
【００１７】キャリー先見回路２は、入力データ（Ａ0
〜Ａ3 ）を入力するＮＡＮＤゲート３と、このＮＡＮＤ
ゲート３の出力を受けるＮＯＴゲート４と、ＮＡＮＤゲ
ート３とＮＯＴゲート４の出力により導通制御されるパ
ストランジスタ５と、ＮＡＮＤゲート３の出力により導
通制御されてキャリー“０”を生成するＮチャネルのト
ランジスタ６とから構成されている。
〜Ａ3 ）を入力するＮＡＮＤゲート３と、このＮＡＮＤ
ゲート３の出力を受けるＮＯＴゲート４と、ＮＡＮＤゲ
ート３とＮＯＴゲート４の出力により導通制御されるパ
ストランジスタ５と、ＮＡＮＤゲート３の出力により導
通制御されてキャリー“０”を生成するＮチャネルのト
ランジスタ６とから構成されている。
【００１８】このような構成において、入力データ（Ａ
0 〜Ａ3 ）のうち少なくとも１つの入力データが“０”
である場合は、ＮＡＮＤゲート３の出力は“１”とな
り、パストランジスタ５が非導通状態、トランジスタ６
が導通となる。これにより、キャリー先見形加算器にお
けるキャリー“０”が生成され、この生成されたキャリ
ーが次段へ伝達される。一方、すべての入力データ（Ａ
0 〜Ａ3 ）が“１”である場合には、従来と同様に、前
段から与えられたキャリー“１”が導通状態にあるパス
トランジスタ５を介してバイパスされ、次段へ伝達され
る。
0 〜Ａ3 ）のうち少なくとも１つの入力データが“０”
である場合は、ＮＡＮＤゲート３の出力は“１”とな
り、パストランジスタ５が非導通状態、トランジスタ６
が導通となる。これにより、キャリー先見形加算器にお
けるキャリー“０”が生成され、この生成されたキャリ
ーが次段へ伝達される。一方、すべての入力データ（Ａ
0 〜Ａ3 ）が“１”である場合には、従来と同様に、前
段から与えられたキャリー“１”が導通状態にあるパス
トランジスタ５を介してバイパスされ、次段へ伝達され
る。
【００１９】このように、上記構成においては、前段か
ら与えられるキャリーを次段へ伝達するか、あるいは半
加算器１0 〜１3 のいずれかで発生したキャリーを次段
へ伝達するという選択を行なわずに、入力データ（Ａ0
〜Ａ3 ）のうち１つでも“０”が存在するならば、キャ
リー先見回路２が自らキャリー“０”を生成し、次段へ
伝達するようにしている。このため、従来構成のよう
に、キャリーが半加算器を伝搬して次段へ伝達されるこ
とはなく、従来に比して高速にキャリーを伝達すること
が可能となり、前段から与えられるキャリーをバイパス
する場合とほぼ同等の伝達スピードを得ることができ
る。
ら与えられるキャリーを次段へ伝達するか、あるいは半
加算器１0 〜１3 のいずれかで発生したキャリーを次段
へ伝達するという選択を行なわずに、入力データ（Ａ0
〜Ａ3 ）のうち１つでも“０”が存在するならば、キャ
リー先見回路２が自らキャリー“０”を生成し、次段へ
伝達するようにしている。このため、従来構成のよう
に、キャリーが半加算器を伝搬して次段へ伝達されるこ
とはなく、従来に比して高速にキャリーを伝達すること
が可能となり、前段から与えられるキャリーをバイパス
する場合とほぼ同等の伝達スピードを得ることができ
る。
【００２０】また、上記構成においては、入力データＡ
0 を受ける半加算器１0 において、キャリーを生成して
伝達する構成が不要になり、また、キャリー先見回路２
において、半加算器１0 から与えられるキャリーを伝達
制御する構成が不要となり、構成の小型化を達成するこ
とができる。
0 を受ける半加算器１0 において、キャリーを生成して
伝達する構成が不要になり、また、キャリー先見回路２
において、半加算器１0 から与えられるキャリーを伝達
制御する構成が不要となり、構成の小型化を達成するこ
とができる。
【００２１】図２はこの発明の他の実施例に係わるキャ
リー先見形加算器の構成を示す図である。
リー先見形加算器の構成を示す図である。
【００２２】図２に示す実施例の加算器においては、キ
ャリーの論理が表１に示すように正論理となり、入力デ
ータ（Ａ0 〜Ａ1 ）がすべて“１”でかつキャリー入力
が“１”の場合に、キャリー“０”を次段の負論理の加
算器（図示せず）に伝達し、入力データ（Ａ0 〜Ａ1 ）
の少なくとも１つの入力データが“０”である場合に
は、キャリー“１”を次段の負論理の加算器（図示せ
ず）に伝達する。
ャリーの論理が表１に示すように正論理となり、入力デ
ータ（Ａ0 〜Ａ1 ）がすべて“１”でかつキャリー入力
が“１”の場合に、キャリー“０”を次段の負論理の加
算器（図示せず）に伝達し、入力データ（Ａ0 〜Ａ1 ）
の少なくとも１つの入力データが“０”である場合に
は、キャリー“１”を次段の負論理の加算器（図示せ
ず）に伝達する。
【００２３】したがって、半加算器１1 〜１3 はそれぞ
れ対応する入力データ（Ａ1 〜Ａ3）が“１”の場合
は、パストランジスタ７1 〜７3 が導通状態となりキャ
リーが伝達され、入力データが“０”の場合には、パス
トランジスタ７1 〜７3 が非導通状態となり、Ｐチャネ
ルのトランジスタ８1 〜８3 によりキャリー“１”が生
成されて伝達される。
れ対応する入力データ（Ａ1 〜Ａ3）が“１”の場合
は、パストランジスタ７1 〜７3 が導通状態となりキャ
リーが伝達され、入力データが“０”の場合には、パス
トランジスタ７1 〜７3 が非導通状態となり、Ｐチャネ
ルのトランジスタ８1 〜８3 によりキャリー“１”が生
成されて伝達される。
【００２４】また、キャリー先見回路９では、入力デー
タ（Ａ0 〜Ａ3 ）がすべて“１”の場合は、入力データ
を入力とするＮＯＲゲート１０の出力が“１”となり、
パストランジスタ１１が導通状態となり、前段からのキ
ャリー“１”がこのパストランジスタ１１を介してキャ
リー“０”として次段へ伝達される。一方、入力データ
（Ａ0 〜Ａ3 ）のうち少なくとも１つの入力データが
“０”である場合には、パストランジスタ１１が非導通
状態となり、Ｐチャネルのトランジスタ１２によってキ
ャリー“１”が生成されて次段へ伝達される。
タ（Ａ0 〜Ａ3 ）がすべて“１”の場合は、入力データ
を入力とするＮＯＲゲート１０の出力が“１”となり、
パストランジスタ１１が導通状態となり、前段からのキ
ャリー“１”がこのパストランジスタ１１を介してキャ
リー“０”として次段へ伝達される。一方、入力データ
（Ａ0 〜Ａ3 ）のうち少なくとも１つの入力データが
“０”である場合には、パストランジスタ１１が非導通
状態となり、Ｐチャネルのトランジスタ１２によってキ
ャリー“１”が生成されて次段へ伝達される。
【００２５】このような構成において、入力データ（Ａ
0 〜Ａ3 ）のうち少なくとも１つの入力データが“０”
の場合におけるキャリー“１”の伝達遅延時間は、ＮＯ
Ｒゲート１０とキャリーを生成するトランジスタ２との
遅延時間となる。これに対して、従来構成のように半加
算器を伝達する場合、例えば半加算器１3 で生成された
キャリーが３つの半加算器１0 〜１2 を介して伝達する
場合には、それぞれ半加算器１0 〜１2 の３つのパスト
ランジスタとキャリー先見回路におけるパストランジス
タとの計４つのパストランジスタを通過する遅延時間が
必要となる。したがって、両者を比較して明らかなよう
に、本発明による加算器の方が遅延時間は短くなり、キ
ャリーを高速に伝達させることが可能となる。
0 〜Ａ3 ）のうち少なくとも１つの入力データが“０”
の場合におけるキャリー“１”の伝達遅延時間は、ＮＯ
Ｒゲート１０とキャリーを生成するトランジスタ２との
遅延時間となる。これに対して、従来構成のように半加
算器を伝達する場合、例えば半加算器１3 で生成された
キャリーが３つの半加算器１0 〜１2 を介して伝達する
場合には、それぞれ半加算器１0 〜１2 の３つのパスト
ランジスタとキャリー先見回路におけるパストランジス
タとの計４つのパストランジスタを通過する遅延時間が
必要となる。したがって、両者を比較して明らかなよう
に、本発明による加算器の方が遅延時間は短くなり、キ
ャリーを高速に伝達させることが可能となる。
【００２６】さらに、キャリー先見回路９のトランジス
タ１２によりキャリーが生成されて次段へ伝達される場
合は、ＮＯＲゲート１０の出力が“０”となりトランジ
スタ１２が導通状態となることによりキャリーが生成さ
れて出力されるが、この動作における遅延時間は、キャ
リーがバイパスされる場合のＮＯＲゲート１０の出力が
“１”となりパストランジスタ１１が導通状態となるま
での遅延時間とほぼ同程度となる。このため、キャリー
がバイパスされない場合であっても、バイパスされる場
合とほぼ同程度にまでキャリーの伝達を高速化すること
が可能となる。
タ１２によりキャリーが生成されて次段へ伝達される場
合は、ＮＯＲゲート１０の出力が“０”となりトランジ
スタ１２が導通状態となることによりキャリーが生成さ
れて出力されるが、この動作における遅延時間は、キャ
リーがバイパスされる場合のＮＯＲゲート１０の出力が
“１”となりパストランジスタ１１が導通状態となるま
での遅延時間とほぼ同程度となる。このため、キャリー
がバイパスされない場合であっても、バイパスされる場
合とほぼ同程度にまでキャリーの伝達を高速化すること
が可能となる。
【００２７】また、図２に示す構成では、半加算器１0
においてキャリーを生成するトランジスタとキャリーを
伝達させるパストランジスタが不要になるとともに、キ
ャリー先見回路９において半加算器１0 から与えられる
キャリーを伝達制御するパストランジスタが不要とな
る。これにより、キャリー先見回路９においてキャリー
を生成するトランジスタ１２がたかだか１つ必要となる
が、本発明による加算器では、素子数の削減が図られ、
集積化の際の占有面積の縮小化を達成することができ
る。
においてキャリーを生成するトランジスタとキャリーを
伝達させるパストランジスタが不要になるとともに、キ
ャリー先見回路９において半加算器１0 から与えられる
キャリーを伝達制御するパストランジスタが不要とな
る。これにより、キャリー先見回路９においてキャリー
を生成するトランジスタ１２がたかだか１つ必要となる
が、本発明による加算器では、素子数の削減が図られ、
集積化の際の占有面積の縮小化を達成することができ
る。
【００２８】図３はこの発明の他の実施例に係わるキャ
リー先見形加算器の構成を示す図である。
リー先見形加算器の構成を示す図である。
【００２９】図３に示す実施例の特徴とするところは、
キャリーの論理が表２に示すように負論理となる加算器
を構成したことにあり、それぞれの半加算器１1 〜１3
においてキャリー“０”がＮチャネルのトランジスタ１
３1 〜１３3 によって生成され、一方、キャリー先見回
路１４においてはキャリー“０”がＮチャネルのトラン
ジスタ１５によって生成されて次段の正論理の加算器
（図示せず）に伝達される。このような構成にあって
も、前述した実施例と同様の効果を得ることができる。
キャリーの論理が表２に示すように負論理となる加算器
を構成したことにあり、それぞれの半加算器１1 〜１3
においてキャリー“０”がＮチャネルのトランジスタ１
３1 〜１３3 によって生成され、一方、キャリー先見回
路１４においてはキャリー“０”がＮチャネルのトラン
ジスタ１５によって生成されて次段の正論理の加算器
（図示せず）に伝達される。このような構成にあって
も、前述した実施例と同様の効果を得ることができる。
【００３０】
【表２】 図４はこの発明の他の実施例に係る加算器の構成を示す
図である。
図である。
【００３１】図４に示す実施例の特徴とするところは、
図２に示す４ビット構成の正論理の加算器１６と図３に
示した４ビット構成の負論理の加算器１７をそれぞれ交
互に配置し、さらに２ビット構成の負論理の半加算器１
８及び２ビットの入力データ（Ｂ０，Ｂ１）を受ける全
加算器１９と半加算器２０とを備え、３２ビットの入力
データ（Ａ０〜Ａ３１）と２ビットの入力データ（Ｂ
０，Ｂ１）を加算するキャリー先見形加算器を構成した
ことにある。このような加算器は、３２ビットのデータ
を取り扱うプロセッサにおいて、３２ビットのデータに
対して予め演算処理された３２ビットのデータの下位又
は上位２ビットを加算し、その加算結果に基づいて次の
処理が決定されるというような一連の処理を実行するた
めの構成として有効に機能する。なお、加算入力データ
のビット数は任意であってかまわない。
図２に示す４ビット構成の正論理の加算器１６と図３に
示した４ビット構成の負論理の加算器１７をそれぞれ交
互に配置し、さらに２ビット構成の負論理の半加算器１
８及び２ビットの入力データ（Ｂ０，Ｂ１）を受ける全
加算器１９と半加算器２０とを備え、３２ビットの入力
データ（Ａ０〜Ａ３１）と２ビットの入力データ（Ｂ
０，Ｂ１）を加算するキャリー先見形加算器を構成した
ことにある。このような加算器は、３２ビットのデータ
を取り扱うプロセッサにおいて、３２ビットのデータに
対して予め演算処理された３２ビットのデータの下位又
は上位２ビットを加算し、その加算結果に基づいて次の
処理が決定されるというような一連の処理を実行するた
めの構成として有効に機能する。なお、加算入力データ
のビット数は任意であってかまわない。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、前段から与えられるキャリーをバイパスして次段へ
伝達しない場合には、加算器ブロックで生成されたキャ
リーを次段へ伝達するのではなく、加算器ブロックとは
別の手段によりキャリーを生成して次段へ伝達するよう
にしたので、入力データの値にかかわらず、小型な構成
でキャリーを高速に伝達することが可能となる。
ば、前段から与えられるキャリーをバイパスして次段へ
伝達しない場合には、加算器ブロックで生成されたキャ
リーを次段へ伝達するのではなく、加算器ブロックとは
別の手段によりキャリーを生成して次段へ伝達するよう
にしたので、入力データの値にかかわらず、小型な構成
でキャリーを高速に伝達することが可能となる。
【図１】この発明の一実施例に係わるキャリー先見形加
算器の構成を示す図である。
算器の構成を示す図である。
【図２】この発明の他の実施例に係わるキャリー先見形
加算器の構成を示す図である。
加算器の構成を示す図である。
【図３】この発明の他の実施例に係わるキャリー先見形
加算器の構成を示す図である。
加算器の構成を示す図である。
【図４】この発明の他の実施例に係わるキャリー先見形
加算器の構成を示す図である。
加算器の構成を示す図である。
【図５】従来のキャリー先見形加算器の構成を示す図で
ある。
ある。
１0 〜１3 半加算器 ２，９，１４ キャリー先見回路 ３，４，１０ 論理ゲート ５，７1 〜７3 ，１１ パストランジスタ ６，８1 〜８3 ，１２，１３1 〜１３3 ，１５ キャリ
ー生成トランジスタ １６ ４ビット構成の正論理の加算器 １７ ４ビット構成の負論理の加算器 １８ ２ビット構成の負論理の加算器 １９ 全加算器 ２０ 半加算器
ー生成トランジスタ １６ ４ビット構成の正論理の加算器 １７ ４ビット構成の負論理の加算器 １８ ２ビット構成の負論理の加算器 １９ 全加算器 ２０ 半加算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (2)
- 【請求項１】 入力データとキャリーとを加算する加算
器が複数縦続接続されて構成された加算器ブロックと、 入力データがすべて第１の論理レベルに一致したか否か
を判別する判別手段と、 前記判別手段により入力データがすべて第１の論理レベ
ルに一致したことが判別された場合は、前段の前記加算
器ブロックから与えられたキャリーを次段の前記加算器
ブロックに伝達する伝達ゲート手段と、 前記判別手段により入力データがすべて第１の論理レベ
ルに一致していないことが判別された場合には、キャリ
ーを生成し、生成したキャリーを次段の加算器ブロック
へ与えるキャリー生成手段とを有することを特徴とする
キャリー先見形加算器。 - 【請求項２】 キャリーの論理が正論理となる前記請求
項１記載のキャリー先見形加算器と、キャリーの論理が
負論理となる前記請求項１記載のキャリー先見形加算器
とが、ｎ（ｎ≧２）ビット毎に交互に配置されてなる加
算器群を有することを特徴とするキャリー先見形加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06050592A JP3234621B2 (ja) | 1992-03-17 | 1992-03-17 | キャリー先見形加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06050592A JP3234621B2 (ja) | 1992-03-17 | 1992-03-17 | キャリー先見形加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265711A JPH05265711A (ja) | 1993-10-15 |
| JP3234621B2 true JP3234621B2 (ja) | 2001-12-04 |
Family
ID=13144239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06050592A Expired - Fee Related JP3234621B2 (ja) | 1992-03-17 | 1992-03-17 | キャリー先見形加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3234621B2 (ja) |
-
1992
- 1992-03-17 JP JP06050592A patent/JP3234621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265711A (ja) | 1993-10-15 |
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