JPH0727455B2 - 論理合成ネツトワーク - Google Patents
論理合成ネツトワークInfo
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- JPH0727455B2 JPH0727455B2 JP2114933A JP11493390A JPH0727455B2 JP H0727455 B2 JPH0727455 B2 JP H0727455B2 JP 2114933 A JP2114933 A JP 2114933A JP 11493390 A JP11493390 A JP 11493390A JP H0727455 B2 JPH0727455 B2 JP H0727455B2
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- JP
- Japan
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- carry
- signal
- sum
- temporary
- bit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に、論理合成ネットワークの分野に関
し、より具体的には、加算器などの組合せネットワーク
の設計に関する。
し、より具体的には、加算器などの組合せネットワーク
の設計に関する。
B.従来の技術 コンピュータ・プログラミングがより精巧になるにつれ
て、加算器、乗算器などの基本的論理組合せネットワー
クに課される性能要求も増大してきている。一般に、こ
れらの要求は、最新のトランジスタ処理技術を利用して
スイッチング遅延を減少させることにより満たされてい
る。しかし、論理的に合成すべきビット数が増加するに
つれて、この解決方法は不適当になってくる。したがっ
て、これらの基本的論理ネットワークの設計に新たな重
点が置かれるようになった。
て、加算器、乗算器などの基本的論理組合せネットワー
クに課される性能要求も増大してきている。一般に、こ
れらの要求は、最新のトランジスタ処理技術を利用して
スイッチング遅延を減少させることにより満たされてい
る。しかし、論理的に合成すべきビット数が増加するに
つれて、この解決方法は不適当になってくる。したがっ
て、これらの基本的論理ネットワークの設計に新たな重
点が置かれるようになった。
特に注目されている１つの設計因子は、論理合成アルゴ
リズム内で当然に発生する待機状態によって生ずる遅延
の減少である。たとえば、従来の加算器では、加算すべ
き所与のビット対に対する最終和ビットは、仮和ビット
を、先行するビット対からの桁上げビットと組み合わせ
ることによって生成される。設計者が、仮和ビットを生
成する論理回路部分の速度を最適化しようとしても、論
理回路が、最終和を生成するために桁上げビットの生成
を待たなければならない場合には、その努力は無駄にな
る。
リズム内で当然に発生する待機状態によって生ずる遅延
の減少である。たとえば、従来の加算器では、加算すべ
き所与のビット対に対する最終和ビットは、仮和ビット
を、先行するビット対からの桁上げビットと組み合わせ
ることによって生成される。設計者が、仮和ビットを生
成する論理回路部分の速度を最適化しようとしても、論
理回路が、最終和を生成するために桁上げビットの生成
を待たなければならない場合には、その努力は無駄にな
る。
したがって、論理回路が、最終和を生成するために各ビ
ット対に対する桁上げビットの生成を待たなくてよい設
計がいくつか提案されている。米国特許第4573137号明
細書では、加算すべき各ビット対に対して２つの仮和の
項が生成される。第１の仮和の０のキャリー・インを仮
定して生成され、第２の仮和の１のキャリー・インを仮
定して生成される。次に実際のキャリー・イン信号を使
って、２つの仮和のいずれかを選択する。このように、
上記特許では、和の項を生成するために、桁上げ信号を
受け取るまで待つのではなく、先行するビット対からの
キャリー・イン・ビットによって仮和を生成し、選択す
る。これによって、上記の待機時間が減少する。
ット対に対する桁上げビットの生成を待たなくてよい設
計がいくつか提案されている。米国特許第4573137号明
細書では、加算すべき各ビット対に対して２つの仮和の
項が生成される。第１の仮和の０のキャリー・インを仮
定して生成され、第２の仮和の１のキャリー・インを仮
定して生成される。次に実際のキャリー・イン信号を使
って、２つの仮和のいずれかを選択する。このように、
上記特許では、和の項を生成するために、桁上げ信号を
受け取るまで待つのではなく、先行するビット対からの
キャリー・イン・ビットによって仮和を生成し、選択す
る。これによって、上記の待機時間が減少する。
待機状態によって生ずる遅延を減少させる別の方法は、
米国特許第4707800号明細書に開示されている。この特
許では、１つのビット対からのキャリー・インを使っ
て、他の複数のビット対に対する桁上げを選択する。最
下位ビット対に対しては、キャリー・アウトが生成され
る。下から２番目のビット対に対しては、キャリー・イ
ンを１と仮定して第１の仮キャリー・アウトが生成さ
れ、キャリー・インを０と仮定して第２の仮キャリー・
アウトが生成される。次に、これらの仮桁上げ信号が、
加算すべき上から２番目のビット対に対する仮桁上げ生
成器に供給され、以下同様にして、すべての仮桁上げ
が、最下位ビット対からのキャリー・アウトの状態に基
づくものになる。次に最下位ビット対からの実際のキャ
リー・アウトを使って、各ビット対に対する正しい仮キ
ャリー・アウトを選択する。次に選択された仮桁上げ信
号が、各ビット対に対する仮和の項と組み合わされて、
各ビット対に対する最終和の項が生成される。
米国特許第4707800号明細書に開示されている。この特
許では、１つのビット対からのキャリー・インを使っ
て、他の複数のビット対に対する桁上げを選択する。最
下位ビット対に対しては、キャリー・アウトが生成され
る。下から２番目のビット対に対しては、キャリー・イ
ンを１と仮定して第１の仮キャリー・アウトが生成さ
れ、キャリー・インを０と仮定して第２の仮キャリー・
アウトが生成される。次に、これらの仮桁上げ信号が、
加算すべき上から２番目のビット対に対する仮桁上げ生
成器に供給され、以下同様にして、すべての仮桁上げ
が、最下位ビット対からのキャリー・アウトの状態に基
づくものになる。次に最下位ビット対からの実際のキャ
リー・アウトを使って、各ビット対に対する正しい仮キ
ャリー・アウトを選択する。次に選択された仮桁上げ信
号が、各ビット対に対する仮和の項と組み合わされて、
各ビット対に対する最終和の項が生成される。
待機状態削減のためのその他の技法は、米国特許第4763
295号明細書（選択を用いて桁上げルック・アヘッド方
式における効率を向上させる）、及びフリーマン（Free
man）の論文「検査済み桁上げ選択加算器（Checked Car
ry Select Adder）」、IBMテクニカル・ディスクロージ
ャ・ブルテン（IBM Technical Disclosure Bulleti
n）、Vol.13、No.6（1970年11月）、pp.1504−1505（第
１ビットに対する実際のキャリー・インを使って、後続
のビットに対して生成される仮和を選択する）に開示さ
れている。
295号明細書（選択を用いて桁上げルック・アヘッド方
式における効率を向上させる）、及びフリーマン（Free
man）の論文「検査済み桁上げ選択加算器（Checked Car
ry Select Adder）」、IBMテクニカル・ディスクロージ
ャ・ブルテン（IBM Technical Disclosure Bulleti
n）、Vol.13、No.6（1970年11月）、pp.1504−1505（第
１ビットに対する実際のキャリー・インを使って、後続
のビットに対して生成される仮和を選択する）に開示さ
れている。
上記の各設計は、確かに待機状態を最小にすることによ
って処理速度を増大させるが、当然に発生する待機状態
をすべて最小にすることによって最適結果をもたらすわ
けではない。同時に、ほとんどの従来技術の方法は、AN
D/OR回路を使って、和の項及び桁上げ項を生成するもの
で、NAND/NOR技法を使用してデバイス数を最小にしイン
バータ段を省略することにより遅延をなくすものではな
かった（NAND/NOR技法を利用したALU設計の例について
は、米国特許第4766565号明細書を参照されたい）。
って処理速度を増大させるが、当然に発生する待機状態
をすべて最小にすることによって最適結果をもたらすわ
けではない。同時に、ほとんどの従来技術の方法は、AN
D/OR回路を使って、和の項及び桁上げ項を生成するもの
で、NAND/NOR技法を使用してデバイス数を最小にしイン
バータ段を省略することにより遅延をなくすものではな
かった（NAND/NOR技法を利用したALU設計の例について
は、米国特許第4766565号明細書を参照されたい）。
C.発明が解決しようとする課題 論理合成ネットワークの技術分野では、デバイス数を最
小にし信号生成速度を最大にする回路技術を利用しなが
ら、和ビット及び桁上げビット生成に伴うすべての待機
状態をさらに最小にすることが求められている。
小にし信号生成速度を最大にする回路技術を利用しなが
ら、和ビット及び桁上げビット生成に伴うすべての待機
状態をさらに最小にすることが求められている。
D.課題を解決するための手段 当技術分野における上記及びその他の必要性は、複数の
仮選択連鎖を利用する論理合成ネットワークによって実
現される。このネットワークは、それぞれのビット対に
対して、先行ビット対からのキャリー・インを低と仮定
して第１グループの仮和信号及び仮桁上げ信号を生成
し、先行ビット対からのキャリー・インを高と仮定して
第２グループの仮和信号及び仮桁上げ信号を生成するた
めの第１手段、第１論理状態である最下位ビット対から
の桁上げ信号の関数として、最下位ビット対以外のすべ
てのビット対に対する仮和信号と仮桁上げ信号の間で選
択を行なうための第１セレクタ連鎖、第２論理状態であ
る最下位ビット対からの桁上げ信号の関数として、最下
位ビット対以外のすべてのビット対に対する仮和信号と
仮桁上げ信号の間で選択を行なうための第２セレクタ連
鎖、最下位ビット対に対するキャリー・イン信号を制御
入力として受け取り、それぞれのビット対に対して当該
の第１仮和信号と第２仮和信号のどちらかを選択するこ
とにより、実際の和を選択する和発生器、及び最下位ビ
ット対に対するキャリー・インを制御入力として受け取
り、第１及び第２仮選択連鎖の最終メンバの出力間の選
択を行なうことにより、最上位ビット対に対する実際の
キャリー・アウトを選択する桁上げ信号発生器を含む。
仮選択連鎖を利用する論理合成ネットワークによって実
現される。このネットワークは、それぞれのビット対に
対して、先行ビット対からのキャリー・インを低と仮定
して第１グループの仮和信号及び仮桁上げ信号を生成
し、先行ビット対からのキャリー・インを高と仮定して
第２グループの仮和信号及び仮桁上げ信号を生成するた
めの第１手段、第１論理状態である最下位ビット対から
の桁上げ信号の関数として、最下位ビット対以外のすべ
てのビット対に対する仮和信号と仮桁上げ信号の間で選
択を行なうための第１セレクタ連鎖、第２論理状態であ
る最下位ビット対からの桁上げ信号の関数として、最下
位ビット対以外のすべてのビット対に対する仮和信号と
仮桁上げ信号の間で選択を行なうための第２セレクタ連
鎖、最下位ビット対に対するキャリー・イン信号を制御
入力として受け取り、それぞれのビット対に対して当該
の第１仮和信号と第２仮和信号のどちらかを選択するこ
とにより、実際の和を選択する和発生器、及び最下位ビ
ット対に対するキャリー・インを制御入力として受け取
り、第１及び第２仮選択連鎖の最終メンバの出力間の選
択を行なうことにより、最上位ビット対に対する実際の
キャリー・アウトを選択する桁上げ信号発生器を含む。
E.実施例 第１図の回路ブロック・ダイアグラムを参照しながら、
本発明のさまざまな構造、動作、及び特徴について説明
する。本発明の好ましい実施例では、実行すべき論理機
能は加算である。しかし、後述するように、本発明は、
項の加算を含むいかなる種類の論理機能（たとえば乗
算）を提供するのにも利用できることを理解されたい。
本発明のさまざまな構造、動作、及び特徴について説明
する。本発明の好ましい実施例では、実行すべき論理機
能は加算である。しかし、後述するように、本発明は、
項の加算を含むいかなる種類の論理機能（たとえば乗
算）を提供するのにも利用できることを理解されたい。
第１図に示した本発明において、２つの４ビット・ワー
ドＡとＢを加算するものとする。Ａ及びＢの同じ位置
（すなわち「桁」）をもつビットを、今後それぞれ「ビ
ット対」と呼ぶことにする。すなわち、ビットA0及びB0
は第１ビット対、A1及びB1は第２ビット対、A2及びB2は
第３ビット対、A3及びB3は第４ビット対である。これら
の対は、昇順に並んでいる。したがって、A0−B0対は最
下位（１のビット）、A1−B1対は下から２番目（10のビ
ット）であり、以下同様である。それぞれのビット対
は、当該の信号発生器10、12、14、16へのオペランド入
力を形成している。これらの信号発生器の目的は、各ビ
ット対に対する複数の仮和信号及び仮桁上げ信号を生成
することである。これらの信号発生器の構造及び動作に
ついては、後で信号発生器ブロックに対する特定の回路
である信号発生器10に関して詳細に説明する。
ドＡとＢを加算するものとする。Ａ及びＢの同じ位置
（すなわち「桁」）をもつビットを、今後それぞれ「ビ
ット対」と呼ぶことにする。すなわち、ビットA0及びB0
は第１ビット対、A1及びB1は第２ビット対、A2及びB2は
第３ビット対、A3及びB3は第４ビット対である。これら
の対は、昇順に並んでいる。したがって、A0−B0対は最
下位（１のビット）、A1−B1対は下から２番目（10のビ
ット）であり、以下同様である。それぞれのビット対
は、当該の信号発生器10、12、14、16へのオペランド入
力を形成している。これらの信号発生器の目的は、各ビ
ット対に対する複数の仮和信号及び仮桁上げ信号を生成
することである。これらの信号発生器の構造及び動作に
ついては、後で信号発生器ブロックに対する特定の回路
である信号発生器10に関して詳細に説明する。
各信号発生器は、入力として入力ビット対を受け取るNA
NDゲート102、入力として入力ビット対を受け取るNORゲ
ート104、NAND102の出力を受け取るインバータ106、NOR
104の出力を受け取るインバータ108、入力としてインバ
ータ106及びNOR104の出力を受け取るNORゲート110、及
びNOR110の出力を受け取るインバータ112を含む。上記
の各回路素子の出力は、それぞれ信号発生器からの６つ
の出力信号のうちの１つを提供する。
NDゲート102、入力として入力ビット対を受け取るNORゲ
ート104、NAND102の出力を受け取るインバータ106、NOR
104の出力を受け取るインバータ108、入力としてインバ
ータ106及びNOR104の出力を受け取るNORゲート110、及
びNOR110の出力を受け取るインバータ112を含む。上記
の各回路素子の出力は、それぞれ信号発生器からの６つ
の出力信号のうちの１つを提供する。
第１表には、異なる論理状態のＡ及びＢを加えることに
よって生成される当該の和ビットとキャリー・アウト・
ビット、及び当該の０及び１のキャリー・イン信号を示
す。第１表にはまた、Ａ信号及びＢ信号のそれぞれの組
合せに対応するNAND102及びNOR104の出力も示す。
よって生成される当該の和ビットとキャリー・アウト・
ビット、及び当該の０及び１のキャリー・イン信号を示
す。第１表にはまた、Ａ信号及びＢ信号のそれぞれの組
合せに対応するNAND102及びNOR104の出力も示す。
ＡとＢのNAND（NAND102）は、キャリー・インが０の場
合にキャリー・アウトの反転値を与え、ＡとＢのNOR（N
OR104）は、キャリー・インが１の場合にキャリー・ア
ウトの反転値であることに注意されたい。したがって、
インバータ106は、キャリー・インが０の場合に真のキ
ャリー・アウトを提供し、インバータ108は、キャリー
・インが１の場合に真のキャリー・アウトを提供する。
合にキャリー・アウトの反転値を与え、ＡとＢのNOR（N
OR104）は、キャリー・インが１の場合にキャリー・ア
ウトの反転値であることに注意されたい。したがって、
インバータ106は、キャリー・インが０の場合に真のキ
ャリー・アウトを提供し、インバータ108は、キャリー
・インが１の場合に真のキャリー・アウトを提供する。
さらに、Ａの反転値とNOR104の出力とのNOR（NOR110）
は、キャリー・インが１の場合にＡとＢの和の反転値で
あることに留意されたい。したがって、インバータ112
は、キャリー・インが０の場合にＡとＢの和の反転値を
出力する。
は、キャリー・インが１の場合にＡとＢの和の反転値で
あることに留意されたい。したがって、インバータ112
は、キャリー・インが０の場合にＡとＢの和の反転値を
出力する。
第２表に、信号発生器内の機能ブロックの出力を要約
し、それらの出力の名前をリストする。
し、それらの出力の名前をリストする。
信号発生器によって発生される上記信号は「仮」信号で
ある。言い換えれば、上記信号は、桁上げ信号及び和信
号として直接には使用されない。なぜなら、それらの信
号の論理レベルは、当該のビット対に対するキャリー・
イン信号の論理状態に依存するからである。本発明で
は、最下位ビット対に対するキャリー・イン信号の状態
を利用して、信号発生器によって発生される仮信号のう
ちから最終和信号及び最終桁上げ信号を選択するため
の、別の論理回路が提供される。
ある。言い換えれば、上記信号は、桁上げ信号及び和信
号として直接には使用されない。なぜなら、それらの信
号の論理レベルは、当該のビット対に対するキャリー・
イン信号の論理状態に依存するからである。本発明で
は、最下位ビット対に対するキャリー・イン信号の状態
を利用して、信号発生器によって発生される仮信号のう
ちから最終和信号及び最終桁上げ信号を選択するため
の、別の論理回路が提供される。
上記の仮和信号及び仮桁上げ信号は、当該のビット対に
対してその入力時に各信号発生器によって発生される。
たとえば、信号発生器12は、A1とB1の対などについて示
した６つの出力信号を発生する。最下位ビット対A0、B0
に結合された信号発生器10の場合、仮和信号SN（１）、
SN（０）は、和発生器40に直接結合される。和発生器の
機能は、後で説明する。信号発生器10からのCN（０）仮
桁上げ信号及びＣ（０）仮桁上げ信号は、第１仮和／桁
上げ選択連鎖20に送られ、信号発生器10からのCN（１）
信号及びＣ（１）信号は、第２仮和／桁上げ選択連鎖30
に送られる。仮和／桁上げ選択連鎖20及び30（以後、
「仮選択連鎖」と呼ぶ）については、後でもっと詳しく
説明する。
対してその入力時に各信号発生器によって発生される。
たとえば、信号発生器12は、A1とB1の対などについて示
した６つの出力信号を発生する。最下位ビット対A0、B0
に結合された信号発生器10の場合、仮和信号SN（１）、
SN（０）は、和発生器40に直接結合される。和発生器の
機能は、後で説明する。信号発生器10からのCN（０）仮
桁上げ信号及びＣ（０）仮桁上げ信号は、第１仮和／桁
上げ選択連鎖20に送られ、信号発生器10からのCN（１）
信号及びＣ（１）信号は、第２仮和／桁上げ選択連鎖30
に送られる。仮和／桁上げ選択連鎖20及び30（以後、
「仮選択連鎖」と呼ぶ）については、後でもっと詳しく
説明する。
残りの和発生器12、14、及び16では、すべての仮出力信
号が、第１及び第２仮選択連鎖に送られる。
号が、第１及び第２仮選択連鎖に送られる。
第２図は、第１図の回路ブロック22A、32A、及び42の詳
細なブロック・ダイアグラムである。回路ブロック22A
は、第１仮選択連鎖20の第１の和セレクタであり、回路
ブロック32Aは、第２仮選択連鎖30の第１の和セレクタ
である。回路ブロック42は、信号発生器12のための和発
生器である。和セレクタの目的は、第１信号発生器10か
らの仮キャリー・アウト信号の関数として、適切な仮和
を和発生器に渡すことである。
細なブロック・ダイアグラムである。回路ブロック22A
は、第１仮選択連鎖20の第１の和セレクタであり、回路
ブロック32Aは、第２仮選択連鎖30の第１の和セレクタ
である。回路ブロック42は、信号発生器12のための和発
生器である。和セレクタの目的は、第１信号発生器10か
らの仮キャリー・アウト信号の関数として、適切な仮和
を和発生器に渡すことである。
各回路ブロックは、２対の並列なＮ及びＰ電界効果トラ
ンジスタを含む。各対のデバイスのゲート電極は、逆の
桁上げ入力に結合されている。ブロック22Aでは、第１
のＮデバイスT1Nのゲート電極が、桁上げ信号Ｃ（０）
に結合され、第１のＰデバイスT1Pのゲート電極が、桁
上げ信号CN（０）に結合されている。どちらかのデバイ
スも仮和SN（０）を受け取る。同様に、デバイスT2Nの
ゲートはCN（０）に結合され、デバイスT2Pのゲートは
Ｃ（０）に結合されている。どちらのデバイスも仮和SN
（１）を受け取る。
ンジスタを含む。各対のデバイスのゲート電極は、逆の
桁上げ入力に結合されている。ブロック22Aでは、第１
のＮデバイスT1Nのゲート電極が、桁上げ信号Ｃ（０）
に結合され、第１のＰデバイスT1Pのゲート電極が、桁
上げ信号CN（０）に結合されている。どちらかのデバイ
スも仮和SN（０）を受け取る。同様に、デバイスT2Nの
ゲートはCN（０）に結合され、デバイスT2Pのゲートは
Ｃ（０）に結合されている。どちらのデバイスも仮和SN
（１）を受け取る。
並列なＮデバイス及びＰデバイスは、伝送ゲートとして
利用される。すなわち、Ｎデバイスのゲート電極が高電
圧にあり、かつＰデバイスのゲート電極が低電圧にある
時、それぞれのソース／ドレイン電極にある電圧がトラ
ンジスタに渡される（伝送される）。Ｎデバイス及びＰ
デバイスは、トランジスタを通る伝送の際にしきい値降
下を失わないようにするために使用される。すなわち、
高電圧は、Ｐデバイスを通過する時、しきい値降下を失
わず、低電圧は、Ｎデバイスを通過する時、しきい値降
下を失わない。（後で詳しく説明するように）仮信号
は、多数の伝送ゲートを通過するので、この特徴は重要
である。しきい値損失が各通過中に発生できるなら、論
理回路を通る信号レベルは相当劣化することになる。
利用される。すなわち、Ｎデバイスのゲート電極が高電
圧にあり、かつＰデバイスのゲート電極が低電圧にある
時、それぞれのソース／ドレイン電極にある電圧がトラ
ンジスタに渡される（伝送される）。Ｎデバイス及びＰ
デバイスは、トランジスタを通る伝送の際にしきい値降
下を失わないようにするために使用される。すなわち、
高電圧は、Ｐデバイスを通過する時、しきい値降下を失
わず、低電圧は、Ｎデバイスを通過する時、しきい値降
下を失わない。（後で詳しく説明するように）仮信号
は、多数の伝送ゲートを通過するので、この特徴は重要
である。しきい値損失が各通過中に発生できるなら、論
理回路を通る信号レベルは相当劣化することになる。
動作においては、さし当たり、仮桁上げＣ（０）が高と
仮定する。これは、仮桁上げCN（０）が低であることを
意味する。したがって、デバイスT1N及びT1Pはオンにな
り、デバイスT2N及びT2Pはオフになる。仮和信号SN
（０）はT1N及びT1Pを通過し、一方、仮和信号SN（１）
はデバイスT2N及びT2Pによって出力から分離される。こ
のようにして、適切な仮和信号がデータ・セレクタに渡
される。同様にして、デバイスT3N、T3P、T4N、T4Pは、
仮桁上げ信号Ｃ（１）及びその補信号CN（１）の状態に
応じて、適切な仮和信号を伝播する。
仮定する。これは、仮桁上げCN（０）が低であることを
意味する。したがって、デバイスT1N及びT1Pはオンにな
り、デバイスT2N及びT2Pはオフになる。仮和信号SN
（０）はT1N及びT1Pを通過し、一方、仮和信号SN（１）
はデバイスT2N及びT2Pによって出力から分離される。こ
のようにして、適切な仮和信号がデータ・セレクタに渡
される。同様にして、デバイスT3N、T3P、T4N、T4Pは、
仮桁上げ信号Ｃ（１）及びその補信号CN（１）の状態に
応じて、適切な仮和信号を伝播する。
上記の動作の結果として、和セレクタ22Aは、仮和信号S
N（０）またはSN（１）を和発生器の入力線DSIに渡し、
和セレクタ32Aは、仮和信号SN（０）またはSN（１）を
和発生器の入力線DSIAに渡す。和発生器42は、最下位ビ
ット位置（すなわち、ビット対A0、B0）への入力である
実際の桁上げ入力CI、CNIを受け取る点以外は、和セレ
クタと同様に動作する。すなわち、和発生器42は、その
両入力端で、仮定したいずれかの極性の桁上げに対する
仮和入力を受け取り、実際のキャリー・イン信号の極性
に従って、これらの２つの入力のいずれかを選択する。
N（０）またはSN（１）を和発生器の入力線DSIに渡し、
和セレクタ32Aは、仮和信号SN（０）またはSN（１）を
和発生器の入力線DSIAに渡す。和発生器42は、最下位ビ
ット位置（すなわち、ビット対A0、B0）への入力である
実際の桁上げ入力CI、CNIを受け取る点以外は、和セレ
クタと同様に動作する。すなわち、和発生器42は、その
両入力端で、仮定したいずれかの極性の桁上げに対する
仮和入力を受け取り、実際のキャリー・イン信号の極性
に従って、これらの２つの入力のいずれかを選択する。
この動作は、次のように説明することができる。実際の
キャリー・インCIが低（したがってCNIが高）であると
仮定する。デバイスT5N、T5Pはオフになり、仮和SN
（０）が出力から分離される。デバイスT6N、T6Pは高に
なり、仮信号SN（１）を通過させる。このようにして、
和発生器42は、実際のキャリー・イン信号CI、CNIに対
する適切な仮信号SN（１）を選択した。次に、この信号
がインバータ42Aを介して緩衝記憶され、その結果、真
の和S1がインバータの出力端で得られる。
キャリー・インCIが低（したがってCNIが高）であると
仮定する。デバイスT5N、T5Pはオフになり、仮和SN
（０）が出力から分離される。デバイスT6N、T6Pは高に
なり、仮信号SN（１）を通過させる。このようにして、
和発生器42は、実際のキャリー・イン信号CI、CNIに対
する適切な仮信号SN（１）を選択した。次に、この信号
がインバータ42Aを介して緩衝記憶され、その結果、真
の和S1がインバータの出力端で得られる。
第１仮選択連鎖20の第１和セレクタ22Aの上記と同様の
動作を、和セレクタ24A及び26Aもそれぞれ信号発生器14
及び16への当該のビット対入力に対して行なう。同様
に、第２仮選択連鎖30の第１和セレクタ32Aと同様の動
作を、和セレクタ34A及び36Aも当該のビット対に対して
行なう。和発生器40、42、44、46はそれぞれ、最下位ビ
ット対に対する同じ元のCI、CNI桁上げ信号を受け取
り、上記の和発生器42と同じように動作することに留意
されたい。
動作を、和セレクタ24A及び26Aもそれぞれ信号発生器14
及び16への当該のビット対入力に対して行なう。同様
に、第２仮選択連鎖30の第１和セレクタ32Aと同様の動
作を、和セレクタ34A及び36Aも当該のビット対に対して
行なう。和発生器40、42、44、46はそれぞれ、最下位ビ
ット対に対する同じ元のCI、CNI桁上げ信号を受け取
り、上記の和発生器42と同じように動作することに留意
されたい。
以上、実際の和ビットの発生について説明した。次に第
１図を参照しながら、実際の桁上げビットの発生につい
て説明する。前述のように、第１信号発生器10からの仮
桁上げ信号Ｃ（０）及びCN（０）は第１仮選択連鎖20に
送られ、第１信号発生器10からの仮桁上げ信号Ｃ（１）
及びCN（１）は第２仮選択連鎖30に送られる。これらの
仮桁上げ信号は、和セレクタへの入力として働くことに
加えて、それぞれ、第１仮選択連鎖20の桁上げセレクタ
22Bと22C、及び第２仮選択連鎖30の桁上げセレクタ32B
と32Cにも送られる。桁上げセレクタは、和セレクタと
同様に、当該の仮選択連鎖の先行メンバからの桁上げ信
号の状態に応じて、適切な桁上げ入力をパスする。
１図を参照しながら、実際の桁上げビットの発生につい
て説明する。前述のように、第１信号発生器10からの仮
桁上げ信号Ｃ（０）及びCN（０）は第１仮選択連鎖20に
送られ、第１信号発生器10からの仮桁上げ信号Ｃ（１）
及びCN（１）は第２仮選択連鎖30に送られる。これらの
仮桁上げ信号は、和セレクタへの入力として働くことに
加えて、それぞれ、第１仮選択連鎖20の桁上げセレクタ
22Bと22C、及び第２仮選択連鎖30の桁上げセレクタ32B
と32Cにも送られる。桁上げセレクタは、和セレクタと
同様に、当該の仮選択連鎖の先行メンバからの桁上げ信
号の状態に応じて、適切な桁上げ入力をパスする。
次に、第３図を参照しながら、仮選択連鎖の桁上げ選択
ブロックの動作について説明する。第３図は、桁上げ選
択メンバ22B、22C、24B、24Cの詳細な実施態様を示して
いる。各メンバは、仮和セレクタ及び和発生器と同様
に、２対のＮ及びＰパス・デバイスから構成されている
ことに留意されたい。桁上げ選択メンバ22Bは、そのゲ
ートが信号発生器10からの仮桁上げ入力線Ｃ（０）に結
合されている１個のＮデバイスT10N、及びそのゲートが
仮桁上げ入力線CN（０）に結合されている１個のＰデバ
イスT10Pを有する。どちらのデバイスも、信号発生器12
からの仮桁上げ入力線Ｃ（１）に結合されている。同様
に、T11Nのゲートは、信号発生器10からのCN（０）に結
合され、T11Pのゲートは、信号発生器10からのＣ（０）
に結合されている。どちらのデバイスも、データ発生器
12からの仮桁上げ入力線Ｃ（０）に結合されている。動
作に際しては、発生器10からのＣ（０）が高で、CN
（０）が低の場合、デバイスT10N及びT10Pはオンにな
り、T11N及びT11Pはオフになる。したがって、桁上げ発
生器22Bは、信号発生器12からの桁上げ入力Ｃ（１）を
通過させる。同様に、Ｃ（０）が高の場合は、デバイス
T12N及びT12Pはオンになり、デバイスT13N及びT13Pはオ
フになって、桁上げ発生器22Cは信号発生器12からの桁
上げ入力CN（１）を通過させる。これらの信号（22Bか
らのＣ（１）、22CからのCN（１））は、第１仮選択連
鎖内の次の１組の桁上げ発生器24B、24Cへの桁上げ入力
となる。
ブロックの動作について説明する。第３図は、桁上げ選
択メンバ22B、22C、24B、24Cの詳細な実施態様を示して
いる。各メンバは、仮和セレクタ及び和発生器と同様
に、２対のＮ及びＰパス・デバイスから構成されている
ことに留意されたい。桁上げ選択メンバ22Bは、そのゲ
ートが信号発生器10からの仮桁上げ入力線Ｃ（０）に結
合されている１個のＮデバイスT10N、及びそのゲートが
仮桁上げ入力線CN（０）に結合されている１個のＰデバ
イスT10Pを有する。どちらのデバイスも、信号発生器12
からの仮桁上げ入力線Ｃ（１）に結合されている。同様
に、T11Nのゲートは、信号発生器10からのCN（０）に結
合され、T11Pのゲートは、信号発生器10からのＣ（０）
に結合されている。どちらのデバイスも、データ発生器
12からの仮桁上げ入力線Ｃ（０）に結合されている。動
作に際しては、発生器10からのＣ（０）が高で、CN
（０）が低の場合、デバイスT10N及びT10Pはオンにな
り、T11N及びT11Pはオフになる。したがって、桁上げ発
生器22Bは、信号発生器12からの桁上げ入力Ｃ（１）を
通過させる。同様に、Ｃ（０）が高の場合は、デバイス
T12N及びT12Pはオンになり、デバイスT13N及びT13Pはオ
フになって、桁上げ発生器22Cは信号発生器12からの桁
上げ入力CN（１）を通過させる。これらの信号（22Bか
らのＣ（１）、22CからのCN（１））は、第１仮選択連
鎖内の次の１組の桁上げ発生器24B、24Cへの桁上げ入力
となる。
桁上げ選択メンバ24B、24Cは、桁上げ選択メンバ22B、2
2Cと同様に動作する。22BからのＣ（１）が高の場合、
デバイスT14N及びT14Pはオンになり、信号発生器14から
の桁上げ入力Ｃ（１）を通過させる。Ｃ（１）が高で、
CN（１）が低の場合は、デバイスT16N、T16Pはオンにな
り、信号発生器14からの桁上げ入力CN（１）を通過させ
る。これらの信号は、第１仮選択連鎖20の次のメンバ26
A、26Bへの桁上げ入力となる。第１図を参照して、26
A、26Bの出力は、それぞれインバータI26A、I26Bによっ
て反転されていることに留意されたい。これらのインバ
ータは、本質的には、機能的に必要ではない。これらの
インバータについては、後でもっと詳しく検討する。第
２仮選択連鎖30は、第１仮選択連鎖20と同様に動作す
る。すなわち、メンバ32B、32Cは、メンバ22B、22Cと同
じ構造と動作をもつが、最下位ビット対からの仮桁上げ
入力が発生器10からのCN（１）信号、Ｃ（１）信号であ
る点が異なっている。同様に、桁上げ選択メンバ34A、3
4B、及び36A、36Bも同じように動作する。
2Cと同様に動作する。22BからのＣ（１）が高の場合、
デバイスT14N及びT14Pはオンになり、信号発生器14から
の桁上げ入力Ｃ（１）を通過させる。Ｃ（１）が高で、
CN（１）が低の場合は、デバイスT16N、T16Pはオンにな
り、信号発生器14からの桁上げ入力CN（１）を通過させ
る。これらの信号は、第１仮選択連鎖20の次のメンバ26
A、26Bへの桁上げ入力となる。第１図を参照して、26
A、26Bの出力は、それぞれインバータI26A、I26Bによっ
て反転されていることに留意されたい。これらのインバ
ータは、本質的には、機能的に必要ではない。これらの
インバータについては、後でもっと詳しく検討する。第
２仮選択連鎖30は、第１仮選択連鎖20と同様に動作す
る。すなわち、メンバ32B、32Cは、メンバ22B、22Cと同
じ構造と動作をもつが、最下位ビット対からの仮桁上げ
入力が発生器10からのCN（１）信号、Ｃ（１）信号であ
る点が異なっている。同様に、桁上げ選択メンバ34A、3
4B、及び36A、36Bも同じように動作する。
このように、本発明においては、最下位ビット対に対す
る各組の信号発生器からの桁上げ選択信号ごとに１つず
つ、２つの仮選択連鎖を利用する。選択メンバは、連鎖
の１メンバによって選択された仮桁上げがその連鎖の次
のメンバへの制御入力を供給するため、「連鎖」と呼ば
れる。連鎖の末端（すなわち、インバータI26A、I26B、
I36A、I36Bの出力端）では、得られた仮桁上げは、いず
れかの極性の最下位ビットを伴う初期キャリー・インに
対する仮キャリー・アウト信号を表す。前述の和発生動
作と同様に、最終キャリー・アウト信号は、桁上げ発生
器50及び52によって発生される。これらの発生器は、両
方の仮信号選択連鎖の末端からの仮桁上げ信号を、イン
バータI36A、I36B、I26A、I26Bを介して受け取る。第４
図を参照するとわかるように、発生器50及び52は、和発
生器と同じように動作する。元のキャリー・インCIが低
の場合、CNI信号は高になって、デバイスT20N、T20P、T
22N、T22Pはオフになり、デバイスT21N、T21P、T23N、T
23Pはオンになる。したがって、インバータI36Bからの
仮桁上げ信号が、実際のキャリー・アウトCN0として選
択され、インバータI26Bからの仮桁上げ信号が、実際の
キャリー・アウトC0として選択される。
る各組の信号発生器からの桁上げ選択信号ごとに１つず
つ、２つの仮選択連鎖を利用する。選択メンバは、連鎖
の１メンバによって選択された仮桁上げがその連鎖の次
のメンバへの制御入力を供給するため、「連鎖」と呼ば
れる。連鎖の末端（すなわち、インバータI26A、I26B、
I36A、I36Bの出力端）では、得られた仮桁上げは、いず
れかの極性の最下位ビットを伴う初期キャリー・インに
対する仮キャリー・アウト信号を表す。前述の和発生動
作と同様に、最終キャリー・アウト信号は、桁上げ発生
器50及び52によって発生される。これらの発生器は、両
方の仮信号選択連鎖の末端からの仮桁上げ信号を、イン
バータI36A、I36B、I26A、I26Bを介して受け取る。第４
図を参照するとわかるように、発生器50及び52は、和発
生器と同じように動作する。元のキャリー・インCIが低
の場合、CNI信号は高になって、デバイスT20N、T20P、T
22N、T22Pはオフになり、デバイスT21N、T21P、T23N、T
23Pはオンになる。したがって、インバータI36Bからの
仮桁上げ信号が、実際のキャリー・アウトCN0として選
択され、インバータI26Bからの仮桁上げ信号が、実際の
キャリー・アウトC0として選択される。
第１図を参照すると、桁上げ発生器50、52は、データ・
セレクタから別々にCI入力、CNI入力を受け取ることに
留意されたい。データ・セレクタの数は、加算されるビ
ットの数とともに変化するので、データ・セレクタへの
CI入力、CNI入力を運ぶ線上の負荷はきわめて高くなり
うる。これは、加算器の動作を遅くするものである。よ
り重い負荷の線を駆動するには、より長時間かかるから
である。
セレクタから別々にCI入力、CNI入力を受け取ることに
留意されたい。データ・セレクタの数は、加算されるビ
ットの数とともに変化するので、データ・セレクタへの
CI入力、CNI入力を運ぶ線上の負荷はきわめて高くなり
うる。これは、加算器の動作を遅くするものである。よ
り重い負荷の線を駆動するには、より長時間かかるから
である。
本発明のこの特徴の意味は、第５図に示した本発明の第
２の実施例を検討するとより明白になる。第５図では、
２つの８ビット・ワードを加算する。したがって、２組
の信号発生器、仮信号選択連鎖、和発生器、及び仮桁上
げ発生器が必要である。第１組は、４つの最下位ビット
対を加算する（A0−A3をB0−B3に加える）ためのもので
ある。この第１組は、第１図の４ビット加算器とまった
く同じ構成をもつ（同じ要素には同じ参照番号を使用し
た）。第２組も、第１図に示したものと同じ構成をもつ
が、判りやすくするために省略した形で示してある。す
なわち、それぞれビット対A4−B4、A5−B5、A6−B6、A7
−B7に対応する仮和信号SN（BP4）、SN（BP5）、SN（BP
6）、SN（BP7）が、前に検討した仮和信号SN（０）、SN
（１）の場合と同様に、信号発生器により発生され、第
１及び第２仮選択連鎖に関連する和セレクタによって選
択される。同様に、インバータI136A、I126A、I136B、I
126Bへの入力線上の仮桁上げ信号は、すでに検討したよ
うに、それぞれI36A、I26A、I36B、I26Bへの入力線上の
仮桁上げ信号と同様に発生される。第５図では、３桁の
参照番号で示した回路素子は、参照番号の最後の２桁が
同じ第１図の回路素子とまったく同様に動作して、同じ
タイプの信号を発生する。たとえば、第５図の桁上げ発
生器150は、桁上げ発生器50と同様にして同じ機能を提
供する。
２の実施例を検討するとより明白になる。第５図では、
２つの８ビット・ワードを加算する。したがって、２組
の信号発生器、仮信号選択連鎖、和発生器、及び仮桁上
げ発生器が必要である。第１組は、４つの最下位ビット
対を加算する（A0−A3をB0−B3に加える）ためのもので
ある。この第１組は、第１図の４ビット加算器とまった
く同じ構成をもつ（同じ要素には同じ参照番号を使用し
た）。第２組も、第１図に示したものと同じ構成をもつ
が、判りやすくするために省略した形で示してある。す
なわち、それぞれビット対A4−B4、A5−B5、A6−B6、A7
−B7に対応する仮和信号SN（BP4）、SN（BP5）、SN（BP
6）、SN（BP7）が、前に検討した仮和信号SN（０）、SN
（１）の場合と同様に、信号発生器により発生され、第
１及び第２仮選択連鎖に関連する和セレクタによって選
択される。同様に、インバータI136A、I126A、I136B、I
126Bへの入力線上の仮桁上げ信号は、すでに検討したよ
うに、それぞれI36A、I26A、I36B、I26Bへの入力線上の
仮桁上げ信号と同様に発生される。第５図では、３桁の
参照番号で示した回路素子は、参照番号の最後の２桁が
同じ第１図の回路素子とまったく同様に動作して、同じ
タイプの信号を発生する。たとえば、第５図の桁上げ発
生器150は、桁上げ発生器50と同様にして同じ機能を提
供する。
この実施例の意味は、第１組の桁上げ選択連鎖の末端か
ら第２組への桁上げ信号の伝送を例示することである。
桁上げ発生器50、52の出力が、どのようにして桁上げ発
生器150、152の入力端に直接運ばれ、インバータ50A、5
0Bの出力は、どのようにして４つのデータ・セレクタ14
0、142、144、146に運ばれるかに留意されたい。この配
置構成によって、前の桁上げ発生器からの最終キャリー
・アウト信号が次の組の桁上げ発生器に送られる速度が
最大になる。前の桁上げ信号発生器が前述のデータ発生
器とは独立して元のキャリー・イン信号を受け取るのに
加えて、この配置構成では、桁上げ信号発生の速度を最
大にするために、キャリー・アウト信号が、インバータ
入力から直接、次の桁上げ信号発生器150、152に送られ
る。すなわち、桁上げ信号発生は、加算器の全処理時間
の大部分を消費するので、この配置構成により処理速度
がさらに向上する。同時に、インバータ50A、50B（なら
びにインバータI36A、I36B、I26A、I26B）を利用して桁
上げ信号を緩衝記憶するので、次のグループの桁上げ信
号発生器に通っても信号の劣化がない。
ら第２組への桁上げ信号の伝送を例示することである。
桁上げ発生器50、52の出力が、どのようにして桁上げ発
生器150、152の入力端に直接運ばれ、インバータ50A、5
0Bの出力は、どのようにして４つのデータ・セレクタ14
0、142、144、146に運ばれるかに留意されたい。この配
置構成によって、前の桁上げ発生器からの最終キャリー
・アウト信号が次の組の桁上げ発生器に送られる速度が
最大になる。前の桁上げ信号発生器が前述のデータ発生
器とは独立して元のキャリー・イン信号を受け取るのに
加えて、この配置構成では、桁上げ信号発生の速度を最
大にするために、キャリー・アウト信号が、インバータ
入力から直接、次の桁上げ信号発生器150、152に送られ
る。すなわち、桁上げ信号発生は、加算器の全処理時間
の大部分を消費するので、この配置構成により処理速度
がさらに向上する。同時に、インバータ50A、50B（なら
びにインバータI36A、I36B、I26A、I26B）を利用して桁
上げ信号を緩衝記憶するので、次のグループの桁上げ信
号発生器に通っても信号の劣化がない。
上述のように、本発明は、桁上げ信号の発生を待つこと
による遅延を最小にして、２つのオペランドを効率的に
処理できる、加算器または信号発生器を提供する。効率
的な論理信号発生技術を利用することにより、すべて最
下位ビット対へのキャリー・イン状態の関数である、１
組の仮和信号及び仮桁上げ信号が発生できる。こうした
論理回路技術には、NAND−NOR論理回路の使用による初
期仮信号の発生、Ｎ及びＰ伝送ゲートの使用によるしき
い値損失の最小化、及び（最も重要なものであるが）２
重仮信号選択連鎖の使用による適切な仮和信号及び仮桁
上げ信号の効率的選択がある。データ・セレクタ及び桁
上げ発生器にキャリー・インを別々に送ること、及び桁
上げ発生器の結果を緩衝記憶せずに次の桁上げ発生器へ
の入力として直接送ることにより、桁上げが効率的に発
生される。
による遅延を最小にして、２つのオペランドを効率的に
処理できる、加算器または信号発生器を提供する。効率
的な論理信号発生技術を利用することにより、すべて最
下位ビット対へのキャリー・イン状態の関数である、１
組の仮和信号及び仮桁上げ信号が発生できる。こうした
論理回路技術には、NAND−NOR論理回路の使用による初
期仮信号の発生、Ｎ及びＰ伝送ゲートの使用によるしき
い値損失の最小化、及び（最も重要なものであるが）２
重仮信号選択連鎖の使用による適切な仮和信号及び仮桁
上げ信号の効率的選択がある。データ・セレクタ及び桁
上げ発生器にキャリー・インを別々に送ること、及び桁
上げ発生器の結果を緩衝記憶せずに次の桁上げ発生器へ
の入力として直接送ることにより、桁上げが効率的に発
生される。
本発明の精神及び範囲から逸脱せずに上述の特定構造及
び一般的教示に各種の変更を加えることが可能なことを
理解されたい。たとえば、第４図には、２組の４ビット
対が論理的に組み合わされる８ビット加算器が示されて
いる。実際には、その組はどんなサイズまたは数でもか
まわない（たとえば、１組の８ビット、１組の６ビッ
ト、及び１組の２ビット、４組の２ビットなど）。前述
のように、本発明を加算器に関して説明してきたが、桁
上げビット及び和ビットが誘導されるどんな論理機能と
組み合わせて使用することもできる。さらに、本発明で
利用した論理回路は、正論理パルスまたは負論理パルス
のいずれをも取り扱うことができる。最後に、しきい値
損失が許される、または信号発生速度要件が固定されて
いない状況では、本明細書で説明した機能及び一般的信
号発生の方法が保存されるかぎり、それぞれＮ及びＰ伝
送デバイス、またはNAND/NOR論理回路を省略して、代替
手段（たとえば、Ｎ伝送デバイスのみ、AND/OR論理回
路、ノード放電を特徴とする動的論理回路）を利用する
ことができる。
び一般的教示に各種の変更を加えることが可能なことを
理解されたい。たとえば、第４図には、２組の４ビット
対が論理的に組み合わされる８ビット加算器が示されて
いる。実際には、その組はどんなサイズまたは数でもか
まわない（たとえば、１組の８ビット、１組の６ビッ
ト、及び１組の２ビット、４組の２ビットなど）。前述
のように、本発明を加算器に関して説明してきたが、桁
上げビット及び和ビットが誘導されるどんな論理機能と
組み合わせて使用することもできる。さらに、本発明で
利用した論理回路は、正論理パルスまたは負論理パルス
のいずれをも取り扱うことができる。最後に、しきい値
損失が許される、または信号発生速度要件が固定されて
いない状況では、本明細書で説明した機能及び一般的信
号発生の方法が保存されるかぎり、それぞれＮ及びＰ伝
送デバイス、またはNAND/NOR論理回路を省略して、代替
手段（たとえば、Ｎ伝送デバイスのみ、AND/OR論理回
路、ノード放電を特徴とする動的論理回路）を利用する
ことができる。
F.発明の効果 本発明は、デバイス数を最小にし、信号発生速度を最大
にする回路技法を利用しながら、和ビット及び桁上げビ
ットの発生に伴うすべての待機状態をさらに最小にする
論理合成ネットワークを提供する。
にする回路技法を利用しながら、和ビット及び桁上げビ
ットの発生に伴うすべての待機状態をさらに最小にする
論理合成ネットワークを提供する。
第１図は、本発明の第１の実施例のブロック・ダイアグ
ラムである。 第２図は、第１図の回路ブロック22A、32A、及び42の概
略回路図である。 第３図は、第１図の回路ブロック22B、22C、24B、及び2
4Cの概略回路図である。 第４図は、第１図の回路ブロック50及び52の概略回路図
である。 第５図は、本発明の第２の実施例のブロック・ダイアグ
ラムである。 10……信号発生器、12、14、16、42……和発生器、20、
30……仮選択連鎖、22A、24A、32A……和セレクタ、5
0、52……桁上げ発生器、102……NANDゲート、104、110
……NORゲート、106、108……インバータ。
ラムである。 第２図は、第１図の回路ブロック22A、32A、及び42の概
略回路図である。 第３図は、第１図の回路ブロック22B、22C、24B、及び2
4Cの概略回路図である。 第４図は、第１図の回路ブロック50及び52の概略回路図
である。 第５図は、本発明の第２の実施例のブロック・ダイアグ
ラムである。 10……信号発生器、12、14、16、42……和発生器、20、
30……仮選択連鎖、22A、24A、32A……和セレクタ、5
0、52……桁上げ発生器、102……NANDゲート、104、110
……NORゲート、106、108……インバータ。
Claims (1)
- 【請求項１】第１オペランドと第２オペランドのそれぞ
れのビット対を組み合わせて各ビット対に対する和ビッ
トと、最上位ビット対に対する和ビットに付随するキャ
リー・アウト・ビットとを生成するための論理合成ネッ
トワークであって、最下位ビット対がキャリー・イン・
ビットを伴い、 各ビット対の全てに対する複数の仮和信号及び仮桁上げ
信号をほぼ同時に発生するための第１手段、 前記第１手段によって発生された前記最下位ビット対に
対する第１仮桁上げ信号に従って、前記最下位ビット対
以外の各ビット対に対する前記仮和信号及び仮桁上げ信
号の間で順次選択を行なうための第１仮選択連鎖、 前記第１手段によって発生された前記最下位ビット対に
対する第２仮桁上げ信号に従って、前記最下位ビット対
以外の各ビット対に対する前記仮和信号及び仮桁上げ信
号の間で順次選択を行なうための第２仮選択連鎖、 最下位ビット対に付随するキャリー・イン・ビットによ
って制御される、前記最下位ビット対以外の各ビットに
対する前記第１及び第２仮選択連鎖からの前記仮和信号
の間で選択を行なうとほぼ同時に、前記第１手段によっ
て発生された前記最下位ビット対に対する前記仮和信号
の間で選択を行ない、選択された信号をそれぞれのビッ
ト対に対する和ビットとして供給するための第２手段、
及び 最下位ビット対に付随するキャリー・イン・ビットによ
って制御される、第１及び第２仮選択連鎖からの仮桁上
げ信号の間で選択を行ない、選択された信号を最上位ビ
ット対を伴うキャリー・アウト・ビットとして供給する
ための第３手段、 を含む、前記論理合成ネットワーク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/344,566 US4982357A (en) | 1989-04-28 | 1989-04-28 | Plural dummy select chain logic synthesis network |
| US344566 | 1989-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301827A JPH02301827A (ja) | 1990-12-13 |
| JPH0727455B2 true JPH0727455B2 (ja) | 1995-03-29 |
Family
ID=23351059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114933A Expired - Lifetime JPH0727455B2 (ja) | 1989-04-28 | 1990-04-28 | 論理合成ネツトワーク |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4982357A (ja) |
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