JP2589475B2 - デイジタルレベル表示装置 - Google Patents
デイジタルレベル表示装置Info
- Publication number
- JP2589475B2 JP2589475B2 JP61195059A JP19505986A JP2589475B2 JP 2589475 B2 JP2589475 B2 JP 2589475B2 JP 61195059 A JP61195059 A JP 61195059A JP 19505986 A JP19505986 A JP 19505986A JP 2589475 B2 JP2589475 B2 JP 2589475B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- absolute value
- data
- decoder
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/556—Logarithmic or exponential functions
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/40—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect
- G01R13/404—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect for discontinuous display, i.e. display of discrete values
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Nonlinear Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパクトディスク（CD）プレーヤ、ディジ
タルオーディオテープレコーダ（DAT）等に用いて好適
なディジタルレベル表示装置に関する。
タルオーディオテープレコーダ（DAT）等に用いて好適
なディジタルレベル表示装置に関する。
本発明においては絶対値信号が対応するエリアの信号
と、エリア内におけるレベルの信号とが生成、加算さ
れ、表示される。
と、エリア内におけるレベルの信号とが生成、加算さ
れ、表示される。
CDプレーヤ、DAT等のPCM記録再生機においては、アナ
ログオーディオ信号をディジタル化して記録媒体に記録
し、再生時ディジタル信号をアナログ信号に変換して出
力するようになされている。第４図は例えば斯かる装置
においてディジタル信号のレベルをモニタするとき用い
られるディジタルレベル表示装置のブロック図である。
ログオーディオ信号をディジタル化して記録媒体に記録
し、再生時ディジタル信号をアナログ信号に変換して出
力するようになされている。第４図は例えば斯かる装置
においてディジタル信号のレベルをモニタするとき用い
られるディジタルレベル表示装置のブロック図である。
ディジタル信号の絶対値を表わすｎビットからなる絶
対値信号は各ビット毎に端子１、２、3..nに入力される
（端子１にMSB、端子ｎにLSBが入力される）。論理１
（高レベル）である最も上位のビットが例えば端子２に
入力されている信号であるとすると、その対応するオア
回路24の出力が論理１となる。その結果インバータ35の
出力が論理０（低レベル）となり、所定の電圧源（図示
せず）から抵抗55を介して電流が流れ、発光ダイオード
45が点灯する。
対値信号は各ビット毎に端子１、２、3..nに入力される
（端子１にMSB、端子ｎにLSBが入力される）。論理１
（高レベル）である最も上位のビットが例えば端子２に
入力されている信号であるとすると、その対応するオア
回路24の出力が論理１となる。その結果インバータ35の
出力が論理０（低レベル）となり、所定の電圧源（図示
せず）から抵抗55を介して電流が流れ、発光ダイオード
45が点灯する。
オア回路24の出力はそれより下位のオア回路25に出力
され、オア回路25の出力がさらに下位のオア回路26に出
力される動作が繰り返されるので、発光ダイオード45よ
り下位の発光ダイオード46、47...は全て点灯される。
され、オア回路25の出力がさらに下位のオア回路26に出
力される動作が繰り返されるので、発光ダイオード45よ
り下位の発光ダイオード46、47...は全て点灯される。
上位からｎビット目のデータは−6ndBを表示する発光
ダイオードを駆動するようになされている。これにより
6dB刻みでディジタル信号のレベルを表示することがで
きる。
ダイオードを駆動するようになされている。これにより
6dB刻みでディジタル信号のレベルを表示することがで
きる。
デコーダ11、12、13...はこの表示を3dB刻みとするた
めに設けられている。例えば端子１のデータが論理０、
端子２のデータが論理１である場合、他の端子のいずれ
かに論理１のデータが入力されており、その大きさが3d
B以上であるとき、デコーダ13が論理１を出力する。従
ってオア回路23が論理１、インバータ34が論理０を出力
し、発光ダイオード44以下が点灯する。
めに設けられている。例えば端子１のデータが論理０、
端子２のデータが論理１である場合、他の端子のいずれ
かに論理１のデータが入力されており、その大きさが3d
B以上であるとき、デコーダ13が論理１を出力する。従
ってオア回路23が論理１、インバータ34が論理０を出力
し、発光ダイオード44以下が点灯する。
このようにしてフルスケールの場合を0dBとして3dB刻
みでレベルが表示される。
みでレベルが表示される。
このように従来の装置はデコーダ11、12..等により絶
対値信号をデシベル表示のために対数変換する変換回路
を、オア回路21、22...により対数変換信号を表示に適
した表示用信号に変換する変換回路を、インバータ31、
32...により駆動回路を、発光ダイオード41、42..及び
抵抗51、52...等により表示手段を各々構成しているの
で、表示ステップ、分解能が固定されてしまう欠点があ
った。また発光ダイオード41、42...によりバー表示、
ドット表示を行なうことはできても、デシベル値を数字
で表わす場合に応用ができない欠点があった。
対値信号をデシベル表示のために対数変換する変換回路
を、オア回路21、22...により対数変換信号を表示に適
した表示用信号に変換する変換回路を、インバータ31、
32...により駆動回路を、発光ダイオード41、42..及び
抵抗51、52...等により表示手段を各々構成しているの
で、表示ステップ、分解能が固定されてしまう欠点があ
った。また発光ダイオード41、42...によりバー表示、
ドット表示を行なうことはできても、デシベル値を数字
で表わす場合に応用ができない欠点があった。
上記問題点を解決するため、本発明は、予め所定の絶
対値範囲毎にエリアが設定され、入力されたディジタル
信号の絶対値が属するエリアを前記絶対値を表すビット
列に基づいて判別し、前記絶対値が属するエリアに対応
する対数値である第１対数データを出力する第１デコー
ダと、前記絶対値が前記絶対値が属するエリア内におけ
るレベルに対応する対数値である第２対数値データを前
記絶対値を表すビット列に基づいて求め、出力する第２
デコーダと、前記第１対数値データと前記第２対数値デ
ータを加算してディジタルレベルデータとして出力する
加算回路と、前記ディジタルレベルデータに基づいて前
記ディジタル信号のレベルを表示する表示形態を変更可
能な表示回路と、前記第１及び第２デコーダは複数のデ
コードパターンを備え、表示形態に応じてデコードパタ
ーンが選択される構成になっている。
対値範囲毎にエリアが設定され、入力されたディジタル
信号の絶対値が属するエリアを前記絶対値を表すビット
列に基づいて判別し、前記絶対値が属するエリアに対応
する対数値である第１対数データを出力する第１デコー
ダと、前記絶対値が前記絶対値が属するエリア内におけ
るレベルに対応する対数値である第２対数値データを前
記絶対値を表すビット列に基づいて求め、出力する第２
デコーダと、前記第１対数値データと前記第２対数値デ
ータを加算してディジタルレベルデータとして出力する
加算回路と、前記ディジタルレベルデータに基づいて前
記ディジタル信号のレベルを表示する表示形態を変更可
能な表示回路と、前記第１及び第２デコーダは複数のデ
コードパターンを備え、表示形態に応じてデコードパタ
ーンが選択される構成になっている。
本発明によれば、第１デコーダは、表示形態に応じた
デコードパターンにて入力されたディジタル信号の絶対
値が属するエリアを前記絶対値を表すビット列に基づい
て判別し、絶対値が属するエリアに対応する対数値であ
る第１対数値データを加算回路に出力する。
デコードパターンにて入力されたディジタル信号の絶対
値が属するエリアを前記絶対値を表すビット列に基づい
て判別し、絶対値が属するエリアに対応する対数値であ
る第１対数値データを加算回路に出力する。
さらに第２デコーダは、表示形態に応じたデコードパ
ターンにて入力されたディジタル信号の絶対値が属する
エリア内におけるレベルに対応する対数値である第２対
数値データを絶対値を表すビット列に基づいて求め、加
算回路に出力する。
ターンにて入力されたディジタル信号の絶対値が属する
エリア内におけるレベルに対応する対数値である第２対
数値データを絶対値を表すビット列に基づいて求め、加
算回路に出力する。
これらにより加算回路は、第１対数値データと第２対
数値データを加算してディジタルレベルデータとして表
示回路に出力し、表示回路は入力されたディジタルレベ
ルデータに基づいてディジタル信号のレベルを表示す
る。
数値データを加算してディジタルレベルデータとして表
示回路に出力し、表示回路は入力されたディジタルレベ
ルデータに基づいてディジタル信号のレベルを表示す
る。
第１図は本発明のディジタルレベル表示装置のブロッ
ク図である。同図において61は変換回路であり、入力さ
れるディジタル信号をその絶対値を表わす絶対値信号に
変換して出力する。この絶対値信号はデコーダ62に入力
される。デコーダ62はデコーダ63とデコーダ64とより構
成されている。
ク図である。同図において61は変換回路であり、入力さ
れるディジタル信号をその絶対値を表わす絶対値信号に
変換して出力する。この絶対値信号はデコーダ62に入力
される。デコーダ62はデコーダ63とデコーダ64とより構
成されている。
デコーダ64の出力はデコーダ65に出力され、デコーダ
63の出力とデコーダ65の出力とが加算回路66により加算
され、表示回路67に供給されるようになされている。
63の出力とデコーダ65の出力とが加算回路66により加算
され、表示回路67に供給されるようになされている。
しかして変換回路61に入力されたディジタル信号は絶
対値信号に変換される。例えばディジタル信号が所定ビ
ットの２の補数（2'sコンプリメント）で表わされてい
る場合、そのMSBは符号（正のとき０、負のとき１）と
されている。従ってデータが例えば16ビットからなる場
合、MSBが０（正のデータ）であるときは、残りの15ビ
ットの信号がそのまま絶対値信号とされる。一方MSBが
１（負のデータ）であるとき、例えばMSBと各ビットの
排他的論理和を演算し（各ビットの否定を演算し）、こ
れに１を加算して15ビットの絶対値信号を得る。このよ
うにして負のデータは同一レベルの正のデータと同一の
信号（絶対値信号）に変換される。
対値信号に変換される。例えばディジタル信号が所定ビ
ットの２の補数（2'sコンプリメント）で表わされてい
る場合、そのMSBは符号（正のとき０、負のとき１）と
されている。従ってデータが例えば16ビットからなる場
合、MSBが０（正のデータ）であるときは、残りの15ビ
ットの信号がそのまま絶対値信号とされる。一方MSBが
１（負のデータ）であるとき、例えばMSBと各ビットの
排他的論理和を演算し（各ビットの否定を演算し）、こ
れに１を加算して15ビットの絶対値信号を得る。このよ
うにして負のデータは同一レベルの正のデータと同一の
信号（絶対値信号）に変換される。
絶対値信号はデコーダ62に入力され、デシベル表示の
ために対数変換される。
ために対数変換される。
変換回路61に入力される１つのデータが16ビットより
なるものとすると、そのダイナミックレンジは約90dBと
なる。デコーダ62の分解能は表示すべき分解能の最小値
に対応して設定してある。例えば最小1dB刻みでレベル
を表示するものとすると、デコーダ62の出力信号は約90
の値を表わすことができればよいから７ビットで構成す
ることができる。
なるものとすると、そのダイナミックレンジは約90dBと
なる。デコーダ62の分解能は表示すべき分解能の最小値
に対応して設定してある。例えば最小1dB刻みでレベル
を表示するものとすると、デコーダ62の出力信号は約90
の値を表わすことができればよいから７ビットで構成す
ることができる。
デコーダ62においては第２図に示すように、絶対値信
号（PL）の論理１である最も上位のビットを基準とし
て、90dBをフルスケールとして24dBまで6dB毎のエリア
（エリア番号０乃至11）が設けられている。デコーダ63
は絶対値信号が対応するエリアの信号を出力する。エリ
アを示す信号としては、そのエリアの最小のデシベルを
表わす信号（ADB）が出力される。例えば絶対値信号の
レベルが80dBである場合、対応するエリアとして番号１
のエリア（78dB以上乃至84dB未満）が選択され、78dBを
表わす７ビットのADB信号（1001110）がデコーダ63から
加算回路66に出力される。
号（PL）の論理１である最も上位のビットを基準とし
て、90dBをフルスケールとして24dBまで6dB毎のエリア
（エリア番号０乃至11）が設けられている。デコーダ63
は絶対値信号が対応するエリアの信号を出力する。エリ
アを示す信号としては、そのエリアの最小のデシベルを
表わす信号（ADB）が出力される。例えば絶対値信号の
レベルが80dBである場合、対応するエリアとして番号１
のエリア（78dB以上乃至84dB未満）が選択され、78dBを
表わす７ビットのADB信号（1001110）がデコーダ63から
加算回路66に出力される。
一方デコーダ64は、各エリア内におけるレベルを示す
信号として、論理１である最上位ビットに続く上位４ビ
ットのデータを分離する。例えば番号１のエリアにおい
ては第12ビットから第９ビットまでの絶対値信号（P12
乃至P9）が分離される。この分離された４ビットのデー
タはDIA信号としてデコーダ65に出力される。
信号として、論理１である最上位ビットに続く上位４ビ
ットのデータを分離する。例えば番号１のエリアにおい
ては第12ビットから第９ビットまでの絶対値信号（P12
乃至P9）が分離される。この分離された４ビットのデー
タはDIA信号としてデコーダ65に出力される。
４ビットで表わされる16種類のDIA信号の各データの
真値（正確なデシベル値）は第３図（ａ）に示すように
なる。いま表示の刻みを1dB単位とするため、各真値に
対して同図右欄の整数のDBIA信号を対応させる。そこで
デコーダ65は、各DIA信号に対して第３図（ｂ）に示す
ようなDBIA信号を各々対応出力する。DBIA信号は最大6d
Bの値を表わすから３ビットの信号で構成される。例え
ば絶対値信号のレベルが80dBであるとき出力されるDBIA
信号は（010）、すなわち2dBとなる。
真値（正確なデシベル値）は第３図（ａ）に示すように
なる。いま表示の刻みを1dB単位とするため、各真値に
対して同図右欄の整数のDBIA信号を対応させる。そこで
デコーダ65は、各DIA信号に対して第３図（ｂ）に示す
ようなDBIA信号を各々対応出力する。DBIA信号は最大6d
Bの値を表わすから３ビットの信号で構成される。例え
ば絶対値信号のレベルが80dBであるとき出力されるDBIA
信号は（010）、すなわち2dBとなる。
加算回路66はデコーダ63が出力するエリアを示すADB
信号と、デコーダ65が出力するエリア内のレベルを示す
DBIA信号（いずれも対数）とを加算する。この加算出力
は絶対値信号のデシベル値に対応している。例えば上述
したように80dBの絶対値信号が入力されたとき、デコー
ダ63は78dBのADB信号を出力し、デコーダ65は2dBのDBIA
信号を出力するから、加算回路66の出力は80dBの信号と
なる。
信号と、デコーダ65が出力するエリア内のレベルを示す
DBIA信号（いずれも対数）とを加算する。この加算出力
は絶対値信号のデシベル値に対応している。例えば上述
したように80dBの絶対値信号が入力されたとき、デコー
ダ63は78dBのADB信号を出力し、デコーダ65は2dBのDBIA
信号を出力するから、加算回路66の出力は80dBの信号と
なる。
加算回路66の出力は表示回路67に供給され、ディジタ
ル信号のレベルが1dB刻みで表示される。
ル信号のレベルが1dB刻みで表示される。
表示ステップ（分解能）を変更するとき、デコーダ6
2、65の入力と出力の対応関係を変更するだけでよい。
換言すればデコーダ62、65に複数のデコードパターンを
用意しておき、そのいずれかを選択させるようにすれば
よい。バー表示やドット表示ではなく、数字で表示する
場合も同様である。
2、65の入力と出力の対応関係を変更するだけでよい。
換言すればデコーダ62、65に複数のデコードパターンを
用意しておき、そのいずれかを選択させるようにすれば
よい。バー表示やドット表示ではなく、数字で表示する
場合も同様である。
尚絶対値信号（PL）の全ビットが論理１である場合、
ADB信号として（1010100）を、またDIA信号として（111
1）を各々出力させ、加算回路66から表示回路67へオー
バーフローを示す１ビットの信号を出力、表示させるよ
うにしてもよい。この場合加算回路66から表示回路67へ
伝達される信号のビット数は合計８となる。
ADB信号として（1010100）を、またDIA信号として（111
1）を各々出力させ、加算回路66から表示回路67へオー
バーフローを示す１ビットの信号を出力、表示させるよ
うにしてもよい。この場合加算回路66から表示回路67へ
伝達される信号のビット数は合計８となる。
本発明によれば、加算回路は、入力されたディジタル
信号の絶対値を表すビット列に基づいて第１デコーダに
より出力された第１対数値データと第２デコーダにより
出力された第２対数値データとを加算してディジタルレ
ベルデータとして表示回路に出力し、表示回路は入力さ
れたディジタルレベルデータに基づいてディジタル信号
のレベルを表示するので、メモリを用いることなく、デ
ィジタル信号のレベルに対応する表示を行うことができ
る。また、デコーダのデコードパターンを複数用意して
おくことにより、表示形態を変更する場合でもハードウ
ェアに大幅な変更を加える必要がない。
信号の絶対値を表すビット列に基づいて第１デコーダに
より出力された第１対数値データと第２デコーダにより
出力された第２対数値データとを加算してディジタルレ
ベルデータとして表示回路に出力し、表示回路は入力さ
れたディジタルレベルデータに基づいてディジタル信号
のレベルを表示するので、メモリを用いることなく、デ
ィジタル信号のレベルに対応する表示を行うことができ
る。また、デコーダのデコードパターンを複数用意して
おくことにより、表示形態を変更する場合でもハードウ
ェアに大幅な変更を加える必要がない。
第１図は本発明のディジタルレベル表示装置のブロック
図、第２図及び第３図はそのデコーダの入出力特性図、
第４図は従来のディジタルレベル表示装置のブロック図
である。 1,2,3……端子 11,12,13,14……デコーダ 21,22,23,24,25,26……オア回路 31,32,33,34,35,36,37……インバータ 41,42,43,44,45,46,47……発光ダイオード 51,52,53,54,55,56,57……抵抗 61……変換回路 62,63,64,65……デコーダ 66……加算回路 67……表示回路
図、第２図及び第３図はそのデコーダの入出力特性図、
第４図は従来のディジタルレベル表示装置のブロック図
である。 1,2,3……端子 11,12,13,14……デコーダ 21,22,23,24,25,26……オア回路 31,32,33,34,35,36,37……インバータ 41,42,43,44,45,46,47……発光ダイオード 51,52,53,54,55,56,57……抵抗 61……変換回路 62,63,64,65……デコーダ 66……加算回路 67……表示回路
Claims (1)
- 【請求項１】予め所定の絶対値範囲毎にエリアが設定さ
れ、入力されたディジタル信号の絶対値が属するエリア
を前記絶対値を表すビット列に基づいて判別し、前記絶
対値が属するエリアに対応する対数値である第１対数デ
ータを出力する第１デコーダと、 前記絶対値が属するエリア内におけるレベルに対応する
対数値である第２対数値データを前記絶対値を表すビッ
ト列に基づいて求め、出力する第２デコーダと、 前記第１対数値データと前記第２対数値データを加算し
てディジタルレベルデータとして出力する加算回路と、 前記ディジタルレベルデータに基づいて前記ディジタル
信号のレベルを表示する表示形態を変更可能な表示回路
と、 前記第１及び第２デコーダは複数のデコードパターンを
備え、表示形態に応じてデコードパターンが選択される
ことを特徴とするディジタルレベル表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195059A JP2589475B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
| US07/087,112 US4855741A (en) | 1986-08-19 | 1987-08-19 | Logarithmic digital level display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195059A JP2589475B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348468A JPS6348468A (ja) | 1988-03-01 |
| JP2589475B2 true JP2589475B2 (ja) | 1997-03-12 |
Family
ID=16334870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195059A Expired - Fee Related JP2589475B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4855741A (ja) |
| JP (1) | JP2589475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE470542B (sv) * | 1992-12-07 | 1994-07-25 | Foersvarets Forskningsanstalt | Anordning för omvandling av ett binärt flyttal till en 2- logaritm i binär form eller omvänt |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187725A (en) * | 1981-05-13 | 1982-11-18 | Toshiba Corp | Digital logarithmic converter |
| JPS5854417A (ja) * | 1981-09-28 | 1983-03-31 | Canon Inc | 電子機器 |
| JPS59218550A (ja) * | 1983-05-27 | 1984-12-08 | Ando Electric Co Ltd | デイジタル信号の対数変換回路 |
| JPS6013490A (ja) * | 1983-07-04 | 1985-01-23 | Mitsubishi Electric Corp | エレベ−タの速度制御装置 |
| JPH0644714B2 (ja) * | 1985-02-16 | 1994-06-08 | ソニー株式会社 | コ−ド変換装置 |
| US4626825A (en) * | 1985-07-02 | 1986-12-02 | Vlsi Technology, Inc. | Logarithmic conversion apparatus |
-
1986
- 1986-08-19 JP JP61195059A patent/JP2589475B2/ja not_active Expired - Fee Related
-
1987
- 1987-08-19 US US07/087,112 patent/US4855741A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348468A (ja) | 1988-03-01 |
| US4855741A (en) | 1989-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0971355B1 (en) | Record medium storing a signal | |
| JP2002271205A (ja) | 変調方法、変調装置、復調方法、復調装置、情報記録媒体、情報伝送方法および情報伝送装置 | |
| JP2805096B2 (ja) | ディジタル変調方法及び復調方法 | |
| JP2589475B2 (ja) | デイジタルレベル表示装置 | |
| US5241526A (en) | Recording data producing system for optical recording | |
| KR930001363B1 (ko) | 크로스 인터리브 회로 | |
| US6044053A (en) | Dc-balance-value calculation circuit and recording signal generator using the same | |
| JP3013651B2 (ja) | デジタル変調装置 | |
| JPS6348467A (ja) | デイジタルレベル表示装置 | |
| JP3611359B2 (ja) | Ｅｆｍ変調装置 | |
| JPS58166516A (ja) | Ｐｃｍ録音再生装置 | |
| JP3387105B2 (ja) | 変調回路 | |
| US4870349A (en) | Digital level indicating device | |
| JP3313928B2 (ja) | データ変調方法及びその装置 | |
| KR970010528B1 (ko) | 디지탈 변조방법 및 장치 | |
| JPS6348465A (ja) | デイジタルレベル表示装置 | |
| JPS60129973A (ja) | Ｐｃｍ記録装置 | |
| JPH0414529B2 (ja) | ||
| JPS5952850B2 (ja) | Ａｄ変換装置 | |
| JP2833852B2 (ja) | ディジタル信号出力回路 | |
| JPS6347289B2 (ja) | ||
| JP3303365B2 (ja) | エラーレート表示装置 | |
| JPS6350992A (ja) | デイジタルレベル表示装置 | |
| JPH0220178B2 (ja) | ||
| JPH08256061A (ja) | Ｄ／ａ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |