JPS6347289B2 - - Google Patents
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- Publication number
- JPS6347289B2 JPS6347289B2 JP57051494A JP5149482A JPS6347289B2 JP S6347289 B2 JPS6347289 B2 JP S6347289B2 JP 57051494 A JP57051494 A JP 57051494A JP 5149482 A JP5149482 A JP 5149482A JP S6347289 B2 JPS6347289 B2 JP S6347289B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- significant bit
- gate circuit
- bit signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000009966 trimming Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 229910002056 binary alloy Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル信号をアナログ信号に変換
する為のDA（デジタル・アナログ）変換器に関
するもので、特に多ビツトのDA変換器の特性改
善を目的とするものである。
する為のDA（デジタル・アナログ）変換器に関
するもので、特に多ビツトのDA変換器の特性改
善を目的とするものである。
近来、PCM（パルスコードモジユレーシヨン）
技術を利用したデジタルオーデイオ装置の開発が
盛んである。媒体として磁気テープを使用し、音
響信号（アナログ信号）をデジタル信号に変換し
た後前記磁気テープに録音し、また前記磁気テー
プからピツクアツプされたデジタル信号をアナロ
グ信号に変換して再生を行うPCM録音再生機や、
音響信号がデジタル信号の形で録音されたデイス
クから該デジタル信号をピツクアツプし、アナロ
グ信号に変換して再生を行うデジタルオーデイオ
デイスク再生装置が、高品質のオーデイオ装置と
して提案されている。しかして、これらデジタル
信号を利用するオーデイオ装置においては、デジ
タル信号をアナログ信号に変換する為のDA変換
器を必要とする。
技術を利用したデジタルオーデイオ装置の開発が
盛んである。媒体として磁気テープを使用し、音
響信号（アナログ信号）をデジタル信号に変換し
た後前記磁気テープに録音し、また前記磁気テー
プからピツクアツプされたデジタル信号をアナロ
グ信号に変換して再生を行うPCM録音再生機や、
音響信号がデジタル信号の形で録音されたデイス
クから該デジタル信号をピツクアツプし、アナロ
グ信号に変換して再生を行うデジタルオーデイオ
デイスク再生装置が、高品質のオーデイオ装置と
して提案されている。しかして、これらデジタル
信号を利用するオーデイオ装置においては、デジ
タル信号をアナログ信号に変換する為のDA変換
器を必要とする。
DA変換器としては、第１図に示す如きラダー
抵抗回路網を利用したものが従来から公知であ
る。第１図は４ビツトのラダー抵抗回路網を利用
したDA変換器を示すものであり、これは抵抗値
Ｒの抵抗１，２及び３と、抵抗値2Rの抵抗４，
５，６，７，８及び９と、各ビツトに対応するス
イツチ１０，１１，１２及び１３と、電源１４と
によつて構成されており、前記各スイツチ１０乃
至１３の接点の状態に応じて出力電圧が決まる様
に成されている。しかして、この様なラダー抵抗
回路網を利用するDA変換器は、ビツト数に応じ
た一定ステツプの階段状の出力電圧を発生させる
ことが出来るものであるが、ビツト数が多くなる
と第２図に示す如く、出力の中央になめらかに連
続しない段が生ずる。これは、ラダー抵抗回路網
を構成する抵抗の誤差に起因するもので、出力の
中央でステツプ誤差が最大となる理由は、全振幅
の半分のウエイトを持つ最上位ビツト（MSB）
が「０」から「１」に、または「１」から「０」
に切換わり、誤差の絶対値が最大となる為であ
る。前記出力の中央におけるステツプ誤差は、特
にデジタルオーデイオデイスク再生装置の如く、
多ビツトで、かつ高分解能が要求される装置に利
用されるDA変換器に対して、大きな悪影響を及
ぼす。すなわち、その様な装置においては、出力
の中央が零レベルとなり、該レベルを中心に、正
負のデジタル信号に応じた出力を発生させなけれ
ばならないが、前記零レベルにおいてステツプ誤
差に起因する不連続が生じると、小さなレベルの
信号を再生する際に、大きな歪や雑音を発生す
る。これは、特に聴感上極めて不都合なものであ
り、改善の必要が非常に大である。第３図は、信
号の大きさと不連続量との関係を示すもので、範
囲Ａは音質に対して重要な要素となる小さなレベ
ルの信号範囲を、範囲Ｂは出力信号の全振幅範囲
を示す。
抵抗回路網を利用したものが従来から公知であ
る。第１図は４ビツトのラダー抵抗回路網を利用
したDA変換器を示すものであり、これは抵抗値
Ｒの抵抗１，２及び３と、抵抗値2Rの抵抗４，
５，６，７，８及び９と、各ビツトに対応するス
イツチ１０，１１，１２及び１３と、電源１４と
によつて構成されており、前記各スイツチ１０乃
至１３の接点の状態に応じて出力電圧が決まる様
に成されている。しかして、この様なラダー抵抗
回路網を利用するDA変換器は、ビツト数に応じ
た一定ステツプの階段状の出力電圧を発生させる
ことが出来るものであるが、ビツト数が多くなる
と第２図に示す如く、出力の中央になめらかに連
続しない段が生ずる。これは、ラダー抵抗回路網
を構成する抵抗の誤差に起因するもので、出力の
中央でステツプ誤差が最大となる理由は、全振幅
の半分のウエイトを持つ最上位ビツト（MSB）
が「０」から「１」に、または「１」から「０」
に切換わり、誤差の絶対値が最大となる為であ
る。前記出力の中央におけるステツプ誤差は、特
にデジタルオーデイオデイスク再生装置の如く、
多ビツトで、かつ高分解能が要求される装置に利
用されるDA変換器に対して、大きな悪影響を及
ぼす。すなわち、その様な装置においては、出力
の中央が零レベルとなり、該レベルを中心に、正
負のデジタル信号に応じた出力を発生させなけれ
ばならないが、前記零レベルにおいてステツプ誤
差に起因する不連続が生じると、小さなレベルの
信号を再生する際に、大きな歪や雑音を発生す
る。これは、特に聴感上極めて不都合なものであ
り、改善の必要が非常に大である。第３図は、信
号の大きさと不連続量との関係を示すもので、範
囲Ａは音質に対して重要な要素となる小さなレベ
ルの信号範囲を、範囲Ｂは出力信号の全振幅範囲
を示す。
ラダー抵抗回路網を構成する抵抗の精密なトリ
ミングは、各抵抗の誤差を最小とし、出力の中央
における不連続を解消するのに役立つ。しかしな
がら、抵抗のトリミングは、特別な工程を必要と
し、DA変換器のコスト高を招くという欠点を有
する。また、抵抗のトリミングによる調整により
容易に単調性が得られるのは、せいぜい10ビツト
程度のDA変換器迄であり、デジタルオーデイオ
デイスク再生装置の如く、16ビツトもの多ビツト
DA変換器においては、抵抗のトリミングによる
調整で単調性を得ることは、非常に困難であつ
た。
ミングは、各抵抗の誤差を最小とし、出力の中央
における不連続を解消するのに役立つ。しかしな
がら、抵抗のトリミングは、特別な工程を必要と
し、DA変換器のコスト高を招くという欠点を有
する。また、抵抗のトリミングによる調整により
容易に単調性が得られるのは、せいぜい10ビツト
程度のDA変換器迄であり、デジタルオーデイオ
デイスク再生装置の如く、16ビツトもの多ビツト
DA変換器においては、抵抗のトリミングによる
調整で単調性を得ることは、非常に困難であつ
た。
本発明は、上述の点に鑑み成されたもので、以
下本発明の一実施例に基き図面を参照しながら説
明する。第４図は、４ビツトのDA変換器を示す
もので、１５乃至１８はデジタル信号が印加され
る第１乃至第４入力端子、１９乃至２１はそれぞ
れ第１ゲート回路として働く第１乃至第３ナンド
回路、２２乃至２４はそれぞれ第２ゲート回路と
して働く第１乃至第３アンド回路、２５はアナロ
グ信号が生ずる出力端子、２６乃至２８は前記出
力端子２５とアースとの間に直列接続された第１
乃至第３抵抗、２９乃至３４は前記第１乃至第３
ナンド回路１９乃至２１と前記第１乃至第３アン
ド回路２２乃至２４の出力端にそれぞれ接続され
た第４乃至第９抵抗、及び３５は第１入力端子１
５に接続され、前記出力端子２５に得られる信号
レベルを変化させるレベルシフト抵抗として働く
第10抵抗である。
下本発明の一実施例に基き図面を参照しながら説
明する。第４図は、４ビツトのDA変換器を示す
もので、１５乃至１８はデジタル信号が印加され
る第１乃至第４入力端子、１９乃至２１はそれぞ
れ第１ゲート回路として働く第１乃至第３ナンド
回路、２２乃至２４はそれぞれ第２ゲート回路と
して働く第１乃至第３アンド回路、２５はアナロ
グ信号が生ずる出力端子、２６乃至２８は前記出
力端子２５とアースとの間に直列接続された第１
乃至第３抵抗、２９乃至３４は前記第１乃至第３
ナンド回路１９乃至２１と前記第１乃至第３アン
ド回路２２乃至２４の出力端にそれぞれ接続され
た第４乃至第９抵抗、及び３５は第１入力端子１
５に接続され、前記出力端子２５に得られる信号
レベルを変化させるレベルシフト抵抗として働く
第10抵抗である。
しかして、最上位ビツト（MSB）信号が印加
される第１入力端子１５は、第１乃至第３ナンド
回路１９乃至２１の一方の入力端子及び第１乃至
第３アンド回路２２乃至２４の一方の入力端子に
接続されており、第２乃至第４入力端子１６乃至
１８は第１乃至第３ナンド回路１９乃至２１の他
方の入力端子及び第１乃至第３アンド回路２２乃
至２４の他方の入力端子のうちのそれぞれ対応す
るものに接続されている。
される第１入力端子１５は、第１乃至第３ナンド
回路１９乃至２１の一方の入力端子及び第１乃至
第３アンド回路２２乃至２４の一方の入力端子に
接続されており、第２乃至第４入力端子１６乃至
１８は第１乃至第３ナンド回路１９乃至２１の他
方の入力端子及び第１乃至第３アンド回路２２乃
至２４の他方の入力端子のうちのそれぞれ対応す
るものに接続されている。
そして、前記第１ナンド回路１９と前記第１ア
ンド回路２２、前記第２ナンド回路２０と前記第
２アンド回路２３及び前記第３ナンド回路２１と
前記第３アンド回路２４は、それぞれ対を成し、
その３つのゲート回路対によりゲート回路部が構
成されている。
ンド回路２２、前記第２ナンド回路２０と前記第
２アンド回路２３及び前記第３ナンド回路２１と
前記第３アンド回路２４は、それぞれ対を成し、
その３つのゲート回路対によりゲート回路部が構
成されている。
第４図に示されるDA変換器の出力を、オフセ
ツトバイナリイ方式で示すと、第５図の如くなる
が、これについて詳細に説明する。第１入力端子
１５に印加されるMSB信号が「０」となる負信
号の場合は、第１乃至第３アンド回路２２乃至２
４の出力は強制的に「Ｌ」となり、第１乃至第３
ナンド回路１９乃至２１の出力は、第２乃至第４
入力端子１６乃至１８に印加される入力デジタル
信号に応じて「Ｈ」または「Ｌ」となるので、出
力端子２５には第５図に示す如く、論理レベルが
「−７」から「−０」迄の信号が発生する。一方、
前記第１入力端子１５に印加されるMSB信号が
「１」となる正信号の場合は、第１乃至第３ナン
ド回路１９乃至２１の出力が強制的に「Ｈ」とな
ると共に第10抵抗３５の一端に「Ｈ」の信号が印
加される。その為、出力端子２５には、出力
「８」（論理レベル「＋０」）の信号が発生する。
そして、第１乃至第３アンド回路２２乃至２４の
出力は、第２乃至第４入力端子１６乃至１８に印
加される入力デジタル信号に応じて「Ｈ」または
「Ｌ」となるので、出力端子２５には第５図に示
す如く、論理レベルが「＋０」から「＋７」迄の
信号が発生する。第６図は、第４図に示すDA変
換器の出力信号を図示したもので、第６図から負
信号は「−０」を基準に等間隔に１ステツプずつ
下降し、正信号は「−０」よりも１ステツプ高い
「＋０」を基準に等間隔に１ステツプずつ上昇す
ることが理解される。ところで、第６図から論理
レベル「−０」と「＋０」の間に１ステツプが設
けられていることがわかるが、論理レベル「−
０」及び「＋０」の出力信号が発生するときは、
それぞれ第１乃至第４入力端子１５乃至１８に印
加されるデジタル信号が「0111」及び「1000」の
ときである。前記デジタル信号が「0111」のと
き、MSB信号が「０」の為に第１乃至第３アン
ド回路２２乃至２４の出力が強制的に「Ｌ」に成
され、第10抵抗３５の一端に「Ｌ」の信号が印加
されていると共にMSB以外のビツト信号が全て
「１」の為に第１乃至第３ナンド回路１９乃至２
１の出力が「Ｈ」となる。一方、前記デジタル信
号が「1000」のとき、MSB信号が「１」の為に
前記第１乃至第３ナンド回路１９乃至２１の出力
が強制的に「Ｈ」に成され、前記第10抵抗３５の
一端に「Ｈ」の信号が印加されていると共に
MSB以外のビツト信号が全て「０」の為に前記
第１乃至第３アンド回路２２乃至２４の出力が
「Ｌ」となる。すなわち、第１乃至第４入力端子
１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に、または「1000」から
「0111」に変わつても前記第１乃至第３ナンド回
路１９乃至２１及び前記第１乃至第３アンド回路
２２乃至２４の出力は変化せず、前記第10抵抗３
５の一端に印加される信号のみが「Ｌ」から
「Ｈ」に、または「Ｈ」から「Ｌ」に変化するの
で、出力端子２５に発生する出力信号は不連続な
部分が生じず、なめらかに連続して変化する。
ツトバイナリイ方式で示すと、第５図の如くなる
が、これについて詳細に説明する。第１入力端子
１５に印加されるMSB信号が「０」となる負信
号の場合は、第１乃至第３アンド回路２２乃至２
４の出力は強制的に「Ｌ」となり、第１乃至第３
ナンド回路１９乃至２１の出力は、第２乃至第４
入力端子１６乃至１８に印加される入力デジタル
信号に応じて「Ｈ」または「Ｌ」となるので、出
力端子２５には第５図に示す如く、論理レベルが
「−７」から「−０」迄の信号が発生する。一方、
前記第１入力端子１５に印加されるMSB信号が
「１」となる正信号の場合は、第１乃至第３ナン
ド回路１９乃至２１の出力が強制的に「Ｈ」とな
ると共に第10抵抗３５の一端に「Ｈ」の信号が印
加される。その為、出力端子２５には、出力
「８」（論理レベル「＋０」）の信号が発生する。
そして、第１乃至第３アンド回路２２乃至２４の
出力は、第２乃至第４入力端子１６乃至１８に印
加される入力デジタル信号に応じて「Ｈ」または
「Ｌ」となるので、出力端子２５には第５図に示
す如く、論理レベルが「＋０」から「＋７」迄の
信号が発生する。第６図は、第４図に示すDA変
換器の出力信号を図示したもので、第６図から負
信号は「−０」を基準に等間隔に１ステツプずつ
下降し、正信号は「−０」よりも１ステツプ高い
「＋０」を基準に等間隔に１ステツプずつ上昇す
ることが理解される。ところで、第６図から論理
レベル「−０」と「＋０」の間に１ステツプが設
けられていることがわかるが、論理レベル「−
０」及び「＋０」の出力信号が発生するときは、
それぞれ第１乃至第４入力端子１５乃至１８に印
加されるデジタル信号が「0111」及び「1000」の
ときである。前記デジタル信号が「0111」のと
き、MSB信号が「０」の為に第１乃至第３アン
ド回路２２乃至２４の出力が強制的に「Ｌ」に成
され、第10抵抗３５の一端に「Ｌ」の信号が印加
されていると共にMSB以外のビツト信号が全て
「１」の為に第１乃至第３ナンド回路１９乃至２
１の出力が「Ｈ」となる。一方、前記デジタル信
号が「1000」のとき、MSB信号が「１」の為に
前記第１乃至第３ナンド回路１９乃至２１の出力
が強制的に「Ｈ」に成され、前記第10抵抗３５の
一端に「Ｈ」の信号が印加されていると共に
MSB以外のビツト信号が全て「０」の為に前記
第１乃至第３アンド回路２２乃至２４の出力が
「Ｌ」となる。すなわち、第１乃至第４入力端子
１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に、または「1000」から
「0111」に変わつても前記第１乃至第３ナンド回
路１９乃至２１及び前記第１乃至第３アンド回路
２２乃至２４の出力は変化せず、前記第10抵抗３
５の一端に印加される信号のみが「Ｌ」から
「Ｈ」に、または「Ｈ」から「Ｌ」に変化するの
で、出力端子２５に発生する出力信号は不連続な
部分が生じず、なめらかに連続して変化する。
第４図の如く、入力端子とアースとの間に複数
の抵抗を直列接続し、該複数の抵抗の互いの接続
点と入力端子との間にナンド回路から成る第１ゲ
ート回路とアンド回路から成る第２ゲート回路と
を並列接続し、前記第１及び第２ゲート回路を各
入力端子に印加される入力デジタル信号と、
MSB信号とによつて制御する本発明に係るDA変
換器は、３ビツト分の回路構成で４ビツトの入力
信号を処理することが出来、かつ、ゲート回路部
を構成するナンド回路やアンド回路は、従来のビ
ツト信号に応じて切換わるスイツチ及び電源の役
割をするので、回路構成が簡単となり、しかも小
信号時の歪発生を防止し得るので、抵抗のトリミ
ング等の付加工程の必要が無く、構成簡単にして
動作が正確である。
の抵抗を直列接続し、該複数の抵抗の互いの接続
点と入力端子との間にナンド回路から成る第１ゲ
ート回路とアンド回路から成る第２ゲート回路と
を並列接続し、前記第１及び第２ゲート回路を各
入力端子に印加される入力デジタル信号と、
MSB信号とによつて制御する本発明に係るDA変
換器は、３ビツト分の回路構成で４ビツトの入力
信号を処理することが出来、かつ、ゲート回路部
を構成するナンド回路やアンド回路は、従来のビ
ツト信号に応じて切換わるスイツチ及び電源の役
割をするので、回路構成が簡単となり、しかも小
信号時の歪発生を防止し得るので、抵抗のトリミ
ング等の付加工程の必要が無く、構成簡単にして
動作が正確である。
尚、実施例においては、説明を簡単にする為４
ビツトのDA変換器について説明したが、ビツト
数は実施例に限定されるものではなく、本発明は
８ビツト、16ビツト等の多ビツトのDA変換器の
場合に特に有用である。また、第４図の実施例に
おいては、第１及び第２抵抗２６及び２７として
抵抗値Ｒの抵抗を、第３乃至第10抵抗２８乃至３
５として抵抗値4Rの抵抗を用い、第１ゲート回
路としてナンド回路を、第２ゲート回路としてア
ンド回路を用いて回路を構成しているが、本発明
の範囲内で様々な回路構成の変更を行い得ること
が可能である。
ビツトのDA変換器について説明したが、ビツト
数は実施例に限定されるものではなく、本発明は
８ビツト、16ビツト等の多ビツトのDA変換器の
場合に特に有用である。また、第４図の実施例に
おいては、第１及び第２抵抗２６及び２７として
抵抗値Ｒの抵抗を、第３乃至第10抵抗２８乃至３
５として抵抗値4Rの抵抗を用い、第１ゲート回
路としてナンド回路を、第２ゲート回路としてア
ンド回路を用いて回路を構成しているが、本発明
の範囲内で様々な回路構成の変更を行い得ること
が可能である。
以上述べた如く、本発明は特性の良いDA変換
器を安価に提供出来る優れたもので、特にハイフ
アイオーデイオ用として利用価値の高いものであ
る。
器を安価に提供出来る優れたもので、特にハイフ
アイオーデイオ用として利用価値の高いものであ
る。
第１図は従来のDA変換器を示す回路図、第２
図はその出力波形を示す特性図、第３図は第１図
の回路における不連続量を示す特性図、第４図は
本発明の一実施例を示す回路図、第５図はその入
出力関係を示す図表、及び第６図は第４図の回路
の出力波形を示す特性図である。 主な図番の説明 １５乃至１８……入力端子、
１９乃至２１……ナンド回路、２２乃至２４……
アンド回路、２５……出力端子、２６乃至３５…
…抵抗。
図はその出力波形を示す特性図、第３図は第１図
の回路における不連続量を示す特性図、第４図は
本発明の一実施例を示す回路図、第５図はその入
出力関係を示す図表、及び第６図は第４図の回路
の出力波形を示す特性図である。 主な図番の説明 １５乃至１８……入力端子、
１９乃至２１……ナンド回路、２２乃至２４……
アンド回路、２５……出力端子、２６乃至３５…
…抵抗。
Claims (1)
- １ 入力端子に印加されるデジタル信号をアナロ
グ信号に変換する為のDA変換器であつて、二方
の入力端子に前記デジタル信号中の最上位ビツト
信号が印加され、他方の入力端子に該デジタル信
号中の最上位ビツト以外の所定ビツト信号が印加
されると共に前記最上位ビツト信号が「１」のと
きに出力が「Ｈ」となり、該最上位ビツト信号が
「０」のときに前記他方の入力端子に印加される
前記所定ビツト信号に応じた出力を発生する第１
ゲート回路と一方の入力端子に前記デジタル信号
中の最上位ビツト信号が印加され、他方の入力端
子に該デジタル信号中の最上位ビツト以外の所定
ビツト信号が印加されると共に前記最上位ビツト
信号が「０」のときに出力が「Ｌ」となり、該最
上位ビツト信号が「１」のときに前記他方の入力
端子に印加される前記所定ビツト信号に応じた出
力を発生する第２ゲート回路とが対に成され、か
つその第１及び第２ゲート回路の対が前記デジタ
ル信号中の最上位ビツト以外のそれぞれのビツト
信号に対応して設けられたゲート回路部と、該ゲ
ート回路部を構成するそれぞれのゲート回路から
の出力が印加される複数個の抵抗と、変換された
アナログ信号が得られる出力端子とアースとの間
に直列接続されると共に対に成された前記第１及
び第２ゲート回路からの出力が印加されるそれぞ
れの抵抗が同一の接続点に並列接続された複数個
の抵抗と、該抵抗に並列接続されると共に前記最
上位ビツト信号が印加されるレベルシフト抵抗と
から成り、入力されるデジタル信号の最上位ビツ
ト信号が切換わるときに前記ゲート回路部を構成
するそれぞれのゲート回路からの出力を変化させ
ずに前記レベルシフト抵抗に印加する信号を変化
させることにより出力端子に得られる信号レベル
を変化させる様にしたことを特徴とするDA変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149482A JPS58168325A (ja) | 1982-03-29 | 1982-03-29 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5149482A JPS58168325A (ja) | 1982-03-29 | 1982-03-29 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168325A JPS58168325A (ja) | 1983-10-04 |
| JPS6347289B2 true JPS6347289B2 (ja) | 1988-09-21 |
Family
ID=12888518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5149482A Granted JPS58168325A (ja) | 1982-03-29 | 1982-03-29 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168325A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164338A (ja) * | 1985-01-17 | 1986-07-25 | Riken Denshi Kk | 多重演算型ｄ／ａ変換器 |
| JP6111701B2 (ja) | 2013-01-31 | 2017-04-12 | 株式会社ソシオネクスト | Ｄ／ａ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992143U (ja) * | 1972-12-01 | 1974-08-09 |
-
1982
- 1982-03-29 JP JP5149482A patent/JPS58168325A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58168325A (ja) | 1983-10-04 |
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