JPS61164338A - 多重演算型ｄ／ａ変換器 - Google Patents
多重演算型ｄ／ａ変換器Info
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- JPS61164338A JPS61164338A JP60004961A JP496185A JPS61164338A JP S61164338 A JPS61164338 A JP S61164338A JP 60004961 A JP60004961 A JP 60004961A JP 496185 A JP496185 A JP 496185A JP S61164338 A JPS61164338 A JP S61164338A
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- 238000001514 detection method Methods 0.000 abstract description 3
- 230000000875 corresponding effect Effects 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 2
- 101000708222 Homo sapiens Ras and Rab interactor 2 Proteins 0.000 description 1
- 102100031490 Ras and Rab interactor 2 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自然２進コードに基ずくディジタル信号を抵
抗回路を用いてそのディジタル値に対応する電圧レベル
のアナログ信号に変換する際に、種々の演算を行い得る
多重演算型口／Ａ変換器に関するものである。
抗回路を用いてそのディジタル値に対応する電圧レベル
のアナログ信号に変換する際に、種々の演算を行い得る
多重演算型口／Ａ変換器に関するものである。
〔従来の技術と発明が解決しようとする問題点〕第８図
はこの種のＤ／Ａ変検を行う従来の典型的な回路を示す
もので、基準電位に接続された抵抗値２Ｒの終端抵抗Ｒ
ｏに、抵抗値２Ｒの並列抵抗Ｒ１ｏ〜ＲＩＭが抵抗値Ｈ
の直列抵抗Ｒ２＋”Ｒ２Ｈを介して所定の桁数Ｎ＋１だ
け接続され、各並列抵抗にディジタル信号ｂｏ−ｂＮで
制御してこの抵抗を基準電位又は基準電圧電源に接続す
るスイッチ回路ＳＯ”ＳＮが直列に接続されたはしご形
回路より構成されている。そして周知の如く、各桁のデ
ィジタル信号ｂＯ〜鞠がＨレベルになると、所属のスイ
ッチ回路ＳＯ〜ＳＮがオンとなり、所属の並列抵抗Ｒ１
ｏ −Ｒｌｓに基準電圧Ｖｓが印加される。したがって
、出力端には次のようなアナログの出力信号ｖＯが発生
される。
はこの種のＤ／Ａ変検を行う従来の典型的な回路を示す
もので、基準電位に接続された抵抗値２Ｒの終端抵抗Ｒ
ｏに、抵抗値２Ｒの並列抵抗Ｒ１ｏ〜ＲＩＭが抵抗値Ｈ
の直列抵抗Ｒ２＋”Ｒ２Ｈを介して所定の桁数Ｎ＋１だ
け接続され、各並列抵抗にディジタル信号ｂｏ−ｂＮで
制御してこの抵抗を基準電位又は基準電圧電源に接続す
るスイッチ回路ＳＯ”ＳＮが直列に接続されたはしご形
回路より構成されている。そして周知の如く、各桁のデ
ィジタル信号ｂＯ〜鞠がＨレベルになると、所属のスイ
ッチ回路ＳＯ〜ＳＮがオンとなり、所属の並列抵抗Ｒ１
ｏ −Ｒｌｓに基準電圧Ｖｓが印加される。したがって
、出力端には次のようなアナログの出力信号ｖＯが発生
される。
” ｂ＋１ｌ−１・２−’＋ ｂＮ＊ ２°）・・・・
・・・・・（１）ただし、ｂｏ−ｂｗは１又はＯ０ 尚、このＶｏは、出力端に終端抵抗もしくは調整抵抗が
接続されると、その抵抗値により式（１）による値より
低減する。
・・・・・（１）ただし、ｂｏ−ｂｗは１又はＯ０ 尚、このＶｏは、出力端に終端抵抗もしくは調整抵抗が
接続されると、その抵抗値により式（１）による値より
低減する。
即ち、このはしご形Ｄ／Ａ変換器は、ディジタル信号に
応じて並列抵抗Ｒ１ｏ ”Ｒ１＋ｖがオン・オフするの
みで、専らＤ／Ａ変換機能を果すだけであり、したがっ
てその前後で加減算等別種の回路処理を行う場合には、
対応の機部を備えた回路を別途に必要としていた。
応じて並列抵抗Ｒ１ｏ ”Ｒ１＋ｖがオン・オフするの
みで、専らＤ／Ａ変換機能を果すだけであり、したがっ
てその前後で加減算等別種の回路処理を行う場合には、
対応の機部を備えた回路を別途に必要としていた。
本発明は、この点に鑑みて、Ｄ／Ａ変換に際してはしご
抵抗回路を利用して同時に他の機能も果し得る多重演算
型Ｄ／Ａ変換器を提供することを目的とする。
抵抗回路を利用して同時に他の機能も果し得る多重演算
型Ｄ／Ａ変換器を提供することを目的とする。
本発明は、この目的を達成するために、第１図に示すよ
うに、一端が基準電位に接続した抵抗値２Ｒの終端抵抗
Ｒｏの他端に接続した抵抗値ＲのＮ個の抵抗Ｒ２＋〜Ｒ
２Ｎから成る直列抵抗回路の両端及び各抵抗接続点のそ
れぞれに、抵抗値２ｎＲのｎ個の抵抗Ｒ１ｏ＋ 〜ＲＩ
ＯＴＩ −Ｒ１ｕ＋ 〜Ｒ１５ｎの一端を接続し、他端
にディジタル信号で制御されるスイッチ回路Ｓｏ＋〜Ｓ
ｏｎ ・−５＆ｌＩ −ＳＮｎを接続した。
うに、一端が基準電位に接続した抵抗値２Ｒの終端抵抗
Ｒｏの他端に接続した抵抗値ＲのＮ個の抵抗Ｒ２＋〜Ｒ
２Ｎから成る直列抵抗回路の両端及び各抵抗接続点のそ
れぞれに、抵抗値２ｎＲのｎ個の抵抗Ｒ１ｏ＋ 〜ＲＩ
ＯＴＩ −Ｒ１ｕ＋ 〜Ｒ１５ｎの一端を接続し、他端
にディジタル信号で制御されるスイッチ回路Ｓｏ＋〜Ｓ
ｏｎ ・−５＆ｌＩ −ＳＮｎを接続した。
（１）通常のＤ／Ａ変換器として作用させる場合、スイ
ッチ回路Ｓｏ＋〜Ｓｏｎ 、・・・ＳＮＩ〜Ｓｕｎをそ
れぞれ各桁ごとに共通のディジタル信号で制御するか又
は一部のみ（例えばＳｏ＋〜５ＮＩ）を制御して他のス
イッチ回路は制御信号をＬレベルにして所属の抵抗を基
準電位に接続しておく、前者の場合、各抵抗Ｒ１ｏ＋〜
Ｒ１ｏｎ、・・・ＲＩＮＩ ＝ Ｒ１ｎ＋ｔのそれぞれ
の合成抵抗値が２Ｒとなって基準電圧Ｖｓ又は基準電位
に接続するために、第８図と等価の回路構成となり１式
（１）に従いＤ／Ａ変換を行う、後者の場合、各桁にお
いて常時基準電位に接続している抵抗値２ｎＲの抵抗の
個数に応じて）＆準電圧源の電圧が等価的に減少し、し
たがって対応して低減された出力信号レベルでＤ／Ａ変
換を行う０例えば、各桁で１個のスイッチ回路５ａｒ−
Ｓｓ＋のみ制御される場合、等価的に第２図に示す回路
となり、出力信号ｖＯは式（１）に代って次のようにな
る。
ッチ回路Ｓｏ＋〜Ｓｏｎ 、・・・ＳＮＩ〜Ｓｕｎをそ
れぞれ各桁ごとに共通のディジタル信号で制御するか又
は一部のみ（例えばＳｏ＋〜５ＮＩ）を制御して他のス
イッチ回路は制御信号をＬレベルにして所属の抵抗を基
準電位に接続しておく、前者の場合、各抵抗Ｒ１ｏ＋〜
Ｒ１ｏｎ、・・・ＲＩＮＩ ＝ Ｒ１ｎ＋ｔのそれぞれ
の合成抵抗値が２Ｒとなって基準電圧Ｖｓ又は基準電位
に接続するために、第８図と等価の回路構成となり１式
（１）に従いＤ／Ａ変換を行う、後者の場合、各桁にお
いて常時基準電位に接続している抵抗値２ｎＲの抵抗の
個数に応じて）＆準電圧源の電圧が等価的に減少し、し
たがって対応して低減された出力信号レベルでＤ／Ａ変
換を行う０例えば、各桁で１個のスイッチ回路５ａｒ−
Ｓｓ＋のみ制御される場合、等価的に第２図に示す回路
となり、出力信号ｖＯは式（１）に代って次のようにな
る。
Ｖｏ＝ −（ｂｏ・ ２ ＋ ｂ＋争２ ＋・・
・＋ ｂＮ・ ２°）Ｖｓ ２へ ・・・・・・・・・（２） （２）加算器として作用させる場合、各桁の抵抗Ｒ１゜
〜ＲＩＮを例えばそれぞれ加算信号の数ｎだけ用意して
おき、所属のスイッチ回路Ｓｏ＋−８ｏｎ 、・・・Ｓ
ＮＩ〜ＳＨＩを加算さるべき所属のディジタル信号ｂａ
ｔ〜ｂｏｎ、・・・ｂＮｌ〜ｂＮ１ｔで制御する。これ
により、出力端にはディジタルの加算信号が、アナログ
の加算信号に変換されて出力される。
・＋ ｂＮ・ ２°）Ｖｓ ２へ ・・・・・・・・・（２） （２）加算器として作用させる場合、各桁の抵抗Ｒ１゜
〜ＲＩＮを例えばそれぞれ加算信号の数ｎだけ用意して
おき、所属のスイッチ回路Ｓｏ＋−８ｏｎ 、・・・Ｓ
ＮＩ〜ＳＨＩを加算さるべき所属のディジタル信号ｂａ
ｔ〜ｂｏｎ、・・・ｂＮｌ〜ｂＮ１ｔで制御する。これ
により、出力端にはディジタルの加算信号が、アナログ
の加算信号に変換されて出力される。
（３）減算器として作用させる場合、各桁の抵抗Ｒ１゜
〜ＲＩＮをそれぞれ入力信号の数で構成し、マイナスの
信号に所属するスイフチＳＯ〜ＳＮのディジタル信号は
インバータを介して供給する。これにより、反転されな
い入力信号に対する減算処理が行われる。第３図は第１
の入力信号から第２の入力信号を減算処理する回路例で
あり、スイ・ソチ回路Ｓｏｌ〜ＳＮ２の制御ラインにイ
ンへ−タＡＯ〜ＡＮを挿入する。これにより、再入力信
号値が一致した場合、即ち減算値が零の場合、一方を反
転して加算されたディジタル値はａｌｌ″Ｈ”となるた
めに、各桁の２側ずつの並列抵抗Ｒ１ｏ＋ 、 Ｒｌｏ
ｚ ；Ｒ１＋１ 、 Ｒ１＋ｚ ；・・・； ＲＩＮＩ
、ＲＩＮ２のうちそれぞれ一方に基準電圧Ｖｓか印加さ
れた場合の出力信号ｖＯが発生される。即ち、式（２）
より次のようになる。
〜ＲＩＮをそれぞれ入力信号の数で構成し、マイナスの
信号に所属するスイフチＳＯ〜ＳＮのディジタル信号は
インバータを介して供給する。これにより、反転されな
い入力信号に対する減算処理が行われる。第３図は第１
の入力信号から第２の入力信号を減算処理する回路例で
あり、スイ・ソチ回路Ｓｏｌ〜ＳＮ２の制御ラインにイ
ンへ−タＡＯ〜ＡＮを挿入する。これにより、再入力信
号値が一致した場合、即ち減算値が零の場合、一方を反
転して加算されたディジタル値はａｌｌ″Ｈ”となるた
めに、各桁の２側ずつの並列抵抗Ｒ１ｏ＋ 、 Ｒｌｏ
ｚ ；Ｒ１＋１ 、 Ｒ１＋ｚ ；・・・； ＲＩＮＩ
、ＲＩＮ２のうちそれぞれ一方に基準電圧Ｖｓか印加さ
れた場合の出力信号ｖＯが発生される。即ち、式（２）
より次のようになる。
・・・・・・・・・（３）
したがって、出力信号Ｖｏは、減算値が零のときの式（
３）による電圧を基準にして極性（＋、−）を含んだ減
算結果に応じて電圧が増減する。
３）による電圧を基準にして極性（＋、−）を含んだ減
算結果に応じて電圧が増減する。
（４）両ディジタル信号の一致検出回路として作用させ
る場合、同様に第３図において式（３）のｂｏ ＝ ｂ
ｓを全てｌにしたときの出力信号ＶＯが発生されるか否
かを検出する。
る場合、同様に第３図において式（３）のｂｏ ＝ ｂ
ｓを全てｌにしたときの出力信号ＶＯが発生されるか否
かを検出する。
（５）電圧補償作用の場合には、第４図に示すように各
桁の並列抵抗Ｒ１ａ〜ＲＩＮをそれぞれ２個にし、その
）＆準電圧源を同電圧異極性＋Ｖｓ、−Ｖｓにする。こ
れにより、出力信号ｖＯは基準電位に対する補償用電圧
となり、フィードバックにより基市信号が入力信号に一
致すると、出力信号ｖＯは零ボルトになる。負の減算結
果に対しては負電圧を発生する減算器としても作用させ
ることもできる。
桁の並列抵抗Ｒ１ａ〜ＲＩＮをそれぞれ２個にし、その
）＆準電圧源を同電圧異極性＋Ｖｓ、−Ｖｓにする。こ
れにより、出力信号ｖＯは基準電位に対する補償用電圧
となり、フィードバックにより基市信号が入力信号に一
致すると、出力信号ｖＯは零ボルトになる。負の減算結
果に対しては負電圧を発生する減算器としても作用させ
ることもできる。
さらに、第５図に示すように、＄３図による減算回路の
出力端に、式（３）のｂＯ〜ｂｓを全て１にした電圧を
基準レベルとする演算増幅器Ａｔを利用した減算回路を
後続させても良い。基準信号に入力信号が一致すると演
算増幅器Ａ１の出力は零ポルトになる。
出力端に、式（３）のｂＯ〜ｂｓを全て１にした電圧を
基準レベルとする演算増幅器Ａｔを利用した減算回路を
後続させても良い。基準信号に入力信号が一致すると演
算増幅器Ａ１の出力は零ポルトになる。
第６図は、３ビツト２人力式の多重演算型Ｄ／Ａ変換器
を示すもので、基準電圧ｖｓｔ ＋１０Ｖとして、出力
端には出力電圧調整用の可変抵抗器ＲＶ１が接続されて
いる。
を示すもので、基準電圧ｖｓｔ ＋１０Ｖとして、出力
端には出力電圧調整用の可変抵抗器ＲＶ１が接続されて
いる。
加算器として実施する場合、２個のディジタル信号ｂｏ
＋−ｂ２＋及びｂ Ｊ〜ｂ２１ テスイッチ回路ＳＯ１
〜Ｓ２１及びＳｏｗ〜Ｓ７２をそれぞれ制御すると１式
（３）より出力端子には可変抵抗器ＲＶＩにより設定さ
れた係数Ｋ（１〜０）に従い、次のような出力信号Ｖｏ
が得られる。
＋−ｂ２＋及びｂ Ｊ〜ｂ２１ テスイッチ回路ＳＯ１
〜Ｓ２１及びＳｏｗ〜Ｓ７２をそれぞれ制御すると１式
（３）より出力端子には可変抵抗器ＲＶＩにより設定さ
れた係数Ｋ（１〜０）に従い、次のような出力信号Ｖｏ
が得られる。
Ｖｏ＝ Ｋ＊ ’−拳 （（ｂｏ＋＋ｂｏｚ）
ｅ ２ ＋（ｂｕ＋ｂ＋２） ｏ ２−’
＋（ｂｚ＋＋ｂｚｚ ）・２°）・・・・・・・・・（
４）即ち１両ディジタル信号が共にａ１ピＨ′、つまり
”７”であれば、出力信号ｖＯは最大電圧のに一嬰Ｖと
なる。
ｅ ２ ＋（ｂｕ＋ｂ＋２） ｏ ２−’
＋（ｂｚ＋＋ｂｚｚ ）・２°）・・・・・・・・・（
４）即ち１両ディジタル信号が共にａ１ピＨ′、つまり
”７”であれば、出力信号ｖＯは最大電圧のに一嬰Ｖと
なる。
一致回路又は減算回路として実施する場合、一方のディ
ジタル信号ｂｏｚ、ｂ＋２、ｂ２１をそれぞれ第４図に
示したようにインバータを通してブイ・ソチ回路Ｓ ｏ
ｒ−Ｓ２Ｌへ供給する。したがって１両ディジタル信号
が一致する場合、前述の如く式（０から出力信Ｓ 号Ｖａ＝ Ｋ・−Ｖが発生される。これにより、一致
が検出されるだけでなく、出力信号ｖＯのこの基準電圧
に対する差がアナログの減算結果になる。
ジタル信号ｂｏｚ、ｂ＋２、ｂ２１をそれぞれ第４図に
示したようにインバータを通してブイ・ソチ回路Ｓ ｏ
ｒ−Ｓ２Ｌへ供給する。したがって１両ディジタル信号
が一致する場合、前述の如く式（０から出力信Ｓ 号Ｖａ＝ Ｋ・−Ｖが発生される。これにより、一致
が検出されるだけでなく、出力信号ｖＯのこの基準電圧
に対する差がアナログの減算結果になる。
補償回路として実施する場合、第７図に示すように演算
増幅器ＡＩＯにおいて、前述の式（４）による基準電圧
に−３５−■に対する第６図の出力信号Ｖｏの差電圧Δ
Ｖを発生させる。したがって、ΔＶを被制御体ＩＯへブ
イ−ドパツクすることにより、基準信号が入力信号に一
致してΔＶが零になるように制御されＶ。
増幅器ＡＩＯにおいて、前述の式（４）による基準電圧
に−３５−■に対する第６図の出力信号Ｖｏの差電圧Δ
Ｖを発生させる。したがって、ΔＶを被制御体ＩＯへブ
イ−ドパツクすることにより、基準信号が入力信号に一
致してΔＶが零になるように制御されＶ。
以上１本発明の多重演算型Ｄ／Ａ変換器によれば、はし
ご層抵抗回路の各並列抵抗を複数側で構成し、それぞれ
をＬ又はＨレベルになるようにディジタル制御すること
により、単なる０／Ａ変換だけでなく加算１ｇ算、補償
もしくは平衡、一致検出等種々の機能を同時に果すこと
ができるようになる。また、追加回路も簡単であり、別
機能の回路を付加するのに較べてコスト的にも極めて宥
利になる。
ご層抵抗回路の各並列抵抗を複数側で構成し、それぞれ
をＬ又はＨレベルになるようにディジタル制御すること
により、単なる０／Ａ変換だけでなく加算１ｇ算、補償
もしくは平衡、一致検出等種々の機能を同時に果すこと
ができるようになる。また、追加回路も簡単であり、別
機能の回路を付加するのに較べてコスト的にも極めて宥
利になる。
特に一致回路に利用する場合、それぞれ対向する抵抗素
子の値を正確に合せるだけでよいので通常のはしご型Ｄ
／Ａ変換器を複数側用うるのに較べて精度を著しく高め
ることができる。
子の値を正確に合せるだけでよいので通常のはしご型Ｄ
／Ａ変換器を複数側用うるのに較べて精度を著しく高め
ることができる。
第１図は本発明による多重演算型Ｄ／Ａ変換器の回路構
成、第２図乃至第５図はそれぞれ第１図のはしご形Ｄ／
Ａ変換器を利用してＤ／Ａ変換以外の作用を行わせるた
めの原理的な回路構成、第６図及び第７図は本発明の実
施例による回路構成並びに第８図は従来のはしご形Ｄ／
Ａ変換器の回路構成を示す。
成、第２図乃至第５図はそれぞれ第１図のはしご形Ｄ／
Ａ変換器を利用してＤ／Ａ変換以外の作用を行わせるた
めの原理的な回路構成、第６図及び第７図は本発明の実
施例による回路構成並びに第８図は従来のはしご形Ｄ／
Ａ変換器の回路構成を示す。
Claims (1)
- 一端が基準電位に接続した抵抗値２Ｒの終端抵抗と、こ
の終端抵抗の他端に一端が接続した抵抗値Ｒの複数側の
抵抗から成る直列抵抗回路と、この直列抵抗回路の両端
及び各抵抗接続点のそれぞれに一端が接続した抵抗値２
ｎＲのｎ個（ｎ：２以上の整数）の抵抗と、これらの各
抵抗の他端をディジタル信号で制御されて基準電位又は
基準電圧電源に接続するスイッチ回路とを備えて成り、
前記直列抵抗回路の他端をアナログ信号出力端とした多
重演算型Ｄ／Ａ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004961A JPS61164338A (ja) | 1985-01-17 | 1985-01-17 | 多重演算型ｄ／ａ変換器 |
| US06/737,022 US4636772A (en) | 1985-01-17 | 1985-05-22 | Multiple function type D/A converter |
| GB08513404A GB2170069B (en) | 1985-01-17 | 1985-05-28 | Multiple-function digital/analog converter |
| FR858512315A FR2576167B1 (fr) | 1985-01-17 | 1985-08-13 | Convertisseur numerique-analogique a fonctions multiples |
| DE3529338A DE3529338C1 (de) | 1985-01-17 | 1985-08-16 | Digital-Analogumsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004961A JPS61164338A (ja) | 1985-01-17 | 1985-01-17 | 多重演算型ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164338A true JPS61164338A (ja) | 1986-07-25 |
Family
ID=11598178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60004961A Pending JPS61164338A (ja) | 1985-01-17 | 1985-01-17 | 多重演算型ｄ／ａ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4636772A (ja) |
| JP (1) | JPS61164338A (ja) |
| DE (1) | DE3529338C1 (ja) |
| FR (1) | FR2576167B1 (ja) |
| GB (1) | GB2170069B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150319A (ja) * | 2013-01-31 | 2014-08-21 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2620883A1 (fr) * | 1987-09-21 | 1989-03-24 | Thomson Semiconducteurs | Convertisseur numerique/analogique de sommes ponderees de mots binaires |
| JPH04251389A (ja) * | 1991-01-08 | 1992-09-07 | Canon Inc | 演算装置 |
| US6232789B1 (en) * | 1997-05-28 | 2001-05-15 | Cascade Microtech, Inc. | Probe holder for low current measurements |
| US5914613A (en) * | 1996-08-08 | 1999-06-22 | Cascade Microtech, Inc. | Membrane probing system with local contact scrub |
| US5969658A (en) * | 1997-11-18 | 1999-10-19 | Burr-Brown Corporation | R/2R ladder circuit and method for digital-to-analog converter |
| US6256882B1 (en) | 1998-07-14 | 2001-07-10 | Cascade Microtech, Inc. | Membrane probing system |
| US6578264B1 (en) | 1999-06-04 | 2003-06-17 | Cascade Microtech, Inc. | Method for constructing a membrane probe using a depression |
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| KR100864916B1 (ko) * | 2002-05-23 | 2008-10-22 | 캐스케이드 마이크로테크 인코포레이티드 | 피시험 디바이스를 테스트하기 위한 프로브 |
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| KR100960496B1 (ko) * | 2003-10-31 | 2010-06-01 | 엘지디스플레이 주식회사 | 액정표시소자의 러빙방법 |
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