JPS6329203A - ひずみ増幅器 - Google Patents
ひずみ増幅器Info
- Publication number
- JPS6329203A JPS6329203A JP17346386A JP17346386A JPS6329203A JP S6329203 A JPS6329203 A JP S6329203A JP 17346386 A JP17346386 A JP 17346386A JP 17346386 A JP17346386 A JP 17346386A JP S6329203 A JPS6329203 A JP S6329203A
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- JP
- Japan
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- output
- balance
- differential amplifier
- amplifier
- bridge circuit
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オートバランス回路に改良を施したひずみ増
幅器に関するものである。
幅器に関するものである。
ひずみ増幅器では初期のバランスのずれを打ち消してて
の点からの変化を出力することが必要である。このバラ
ンスのずれを打ち消す動作をオフセット調整用ボリュウ
ム抵抗の値を手動で行うのに代えてこれを自動で行うの
がオートバランス回路である。従来のオートバランス回
路を備えたひずみ増幅器を第３図に示す。
の点からの変化を出力することが必要である。このバラ
ンスのずれを打ち消す動作をオフセット調整用ボリュウ
ム抵抗の値を手動で行うのに代えてこれを自動で行うの
がオートバランス回路である。従来のオートバランス回
路を備えたひずみ増幅器を第３図に示す。
第３図において、Ｓはブリッジ回路ＢＲの辺に接続され
たひずみ検出素子、Ｄ Ｕは差動増幅器で、この差動増
幅器よりブリッジ回路ＢＲのバランスのずれに対応した
電気信号が取り出される。ＢＡＬはバランス用の指令信
号で、この指令信号でスイッチＳＷをＯＮにすることに
より、ウィンドコンパレータＷＣＯにより検出されたブ
リッジ回路ＢＲのバランスのずれに対応した電気信号は
積分器ＩＧで積分され、その積分出力はブリッジ回路Ｂ
Ｒの出力に逆極性で加障される。イの結果、増幅器へよ
りブリッジ回路ＢＲのバランスのずれが自動的に打ち消
された電圧ｖＯが取り出される。
たひずみ検出素子、Ｄ Ｕは差動増幅器で、この差動増
幅器よりブリッジ回路ＢＲのバランスのずれに対応した
電気信号が取り出される。ＢＡＬはバランス用の指令信
号で、この指令信号でスイッチＳＷをＯＮにすることに
より、ウィンドコンパレータＷＣＯにより検出されたブ
リッジ回路ＢＲのバランスのずれに対応した電気信号は
積分器ＩＧで積分され、その積分出力はブリッジ回路Ｂ
Ｒの出力に逆極性で加障される。イの結果、増幅器へよ
りブリッジ回路ＢＲのバランスのずれが自動的に打ち消
された電圧ｖＯが取り出される。
このようす：４’ドパランス回路を備えたひずみ増幅器
は従来より用いられているが、積分器ＩＧの保持特性を
良くするためには槓ブ）器のコンデン）１の容量に人ぎ
いしのを必曹とし、又積分器の充電特性の為にバランス
するまでの時間が良くかかるという問題点がある。
は従来より用いられているが、積分器ＩＧの保持特性を
良くするためには槓ブ）器のコンデン）１の容量に人ぎ
いしのを必曹とし、又積分器の充電特性の為にバランス
するまでの時間が良くかかるという問題点がある。
本光明はこのような問題点を解決する為に＜、されたも
ので、ブリッジ回路がバランスするまでの時間が短縮さ
れる構成の簡＃１１なオートバランス回路を備えたひず
み増幅器を提供」ることを目的としたもの−Ｃある。
ので、ブリッジ回路がバランスするまでの時間が短縮さ
れる構成の簡＃１１なオートバランス回路を備えたひず
み増幅器を提供」ることを目的としたもの−Ｃある。
（問題点を解決する為の手段）
本発明は１配の目的を達成する為に、ストレンゲ〜ジを
辺に用いたブリッジ回路に接続された差動増幅器の出力
を入力とする逐次比較形のアナログ・ディジタル変換手
段を設け、このアナ１］グ・ディジタル変換手段におけ
るディジタル・アブログ変換部の出力を前記差動増幅器
の出力に逆極性に７１１１えるように構成したものぐあ
る。以下、実施例について説明する。
辺に用いたブリッジ回路に接続された差動増幅器の出力
を入力とする逐次比較形のアナログ・ディジタル変換手
段を設け、このアナ１］グ・ディジタル変換手段におけ
るディジタル・アブログ変換部の出力を前記差動増幅器
の出力に逆極性に７１１１えるように構成したものぐあ
る。以下、実施例について説明する。
（実施例）
第１図は本発明に係わるひずみ増幅器の一実施例の回路
図である。図において、ＢＲはストレンゲージＳを辺に
備えたブリッジ回路、ＤＵはオフセラ］・調整端子ＯＦ
を備えた差動増幅器である。
図である。図において、ＢＲはストレンゲージＳを辺に
備えたブリッジ回路、ＤＵはオフセラ］・調整端子ＯＦ
を備えた差動増幅器である。
’ＪＫ ａ３ 、ブリッジ回路ＢＲにおけるストレンゲ
ージＳは図では一辺に挿入した場合を示しであるが、二
辺或い四辺であっても良い。Ａは増幅器、ＯＵＴは出力
端子、ＣＯＰは比較器、ＯＬは逐次比較形のアノ−ログ
・ディジタル変換のシーケンス機能を持つコントロール
・ロジック、Ｏ７／△はディジタル・アナログ変換部（
以下、単にＤ／Ａ変換部という）、Ｒは分圧抵抗器であ
る。
ージＳは図では一辺に挿入した場合を示しであるが、二
辺或い四辺であっても良い。Ａは増幅器、ＯＵＴは出力
端子、ＣＯＰは比較器、ＯＬは逐次比較形のアノ−ログ
・ディジタル変換のシーケンス機能を持つコントロール
・ロジック、Ｏ７／△はディジタル・アナログ変換部（
以下、単にＤ／Ａ変換部という）、Ｒは分圧抵抗器であ
る。
ブリッジ回路ＢＲの出力端は差動増幅器ＤＵの入力端に
接続され、ＤＵの出力端は増幅器Ａを介して出力端子Ｏ
ＵＴに接続されると共に、比較器ＣＯＰに接続されてい
る。比較器ＣＯＰの出力端はコントロール・「Ｉシック
ＣＬに接続され、コントロール・ロジックＣＬのの出力
端はＤ／Ａ変換部の入力端に接続されている。１）７／
△変換部の出ツノ端は分し↑−抵抗器１でをｆｒシてて
差動増幅器１′）ＵのＡフヒッｌ−調整端子ＯＦに接続
されている。ＢＡｌは］ント１」−ル・［１シツクｃＬ
に入力されるバランス指令信号、Ｃｉ、 Ｋは］ン１〜
ロール・［ｌシックＣ［−のクロックを示すものである
。比較器ｃ。
接続され、ＤＵの出力端は増幅器Ａを介して出力端子Ｏ
ＵＴに接続されると共に、比較器ＣＯＰに接続されてい
る。比較器ＣＯＰの出力端はコントロール・「Ｉシック
ＣＬに接続され、コントロール・ロジックＣＬのの出力
端はＤ／Ａ変換部の入力端に接続されている。１）７／
△変換部の出ツノ端は分し↑−抵抗器１でをｆｒシてて
差動増幅器１′）ＵのＡフヒッｌ−調整端子ＯＦに接続
されている。ＢＡｌは］ント１」−ル・［１シツクｃＬ
に入力されるバランス指令信号、Ｃｉ、 Ｋは］ン１〜
ロール・［ｌシックＣ［−のクロックを示すものである
。比較器ｃ。
Ｐと］ン［・ロール・ロジックＣ１−及びＤ／△変換部
は公知の逐次比較形の△／Ｉ〕変換手段を構成し、この
△／Ｄ変換手段における［）／Ａ変換部の出力を差動増
幅器Ｄ Ｕのオフセット調整端子ＯＦに加えることによ
り本発明に係わるオートバランス回路が構成される。
は公知の逐次比較形の△／Ｉ〕変換手段を構成し、この
△／Ｄ変換手段における［）／Ａ変換部の出力を差動増
幅器Ｄ Ｕのオフセット調整端子ＯＦに加えることによ
り本発明に係わるオートバランス回路が構成される。
ブリッジ回路ＢＲに生じるバランスのずれに対応した電
圧は差動増幅器ＡＭＰより取り出された後、増幅器Ａを
ｆｒして比較器ｃｏＰに１１０えられる。
圧は差動増幅器ＡＭＰより取り出された後、増幅器Ａを
ｆｒして比較器ｃｏＰに１１０えられる。
コン］〜［］−ル・ロジックＣＬにバランス指令信号Ｂ
ｉ Ａを与えると、このコントロール・１］シックＣ
１−と比較器ＣＯＰ及びＤ／△変換部はブリッジ回路ｆ
３Ｒに生じるバランスのずれに対応した電圧を入力とし
、Ｄ／△変換部の出力を差動増幅器Ｄ１ノのオフセット
調整端子ＯＦに加える公知の逐次比較形△／Ｄ変換のル
ーチンを実行する。従って、コントロール・ロジックＣ
［によりＤ／Ａ変換部のデータを順番に設定していけば
、（Ｄ／Ａ変換部のＢｉｔ数）Ｘ（クロックＣＬＫの周
期）でブリッジ回路Ｆ３Ｒの初期に生じるバランスのず
れが打ち消され、系はバランスする。このような逐次比
較形Ａ／Ｄ変換手段のシーケンスの動作説明を第２図に
示す。
ｉ Ａを与えると、このコントロール・１］シックＣ
１−と比較器ＣＯＰ及びＤ／△変換部はブリッジ回路ｆ
３Ｒに生じるバランスのずれに対応した電圧を入力とし
、Ｄ／△変換部の出力を差動増幅器Ｄ１ノのオフセット
調整端子ＯＦに加える公知の逐次比較形△／Ｄ変換のル
ーチンを実行する。従って、コントロール・ロジックＣ
［によりＤ／Ａ変換部のデータを順番に設定していけば
、（Ｄ／Ａ変換部のＢｉｔ数）Ｘ（クロックＣＬＫの周
期）でブリッジ回路Ｆ３Ｒの初期に生じるバランスのず
れが打ち消され、系はバランスする。このような逐次比
較形Ａ／Ｄ変換手段のシーケンスの動作説明を第２図に
示す。
即ち、第２図（イ）は］ント日−ル・ロジックＣＩ−の
動作クロックを示し、（ロ）図はコントロール・ロジッ
クＣ１−より１ｑられるＤ／Ａ変換部へドツトするデー
タを示す。（ロ）図に示すＸｌ。
動作クロックを示し、（ロ）図はコントロール・ロジッ
クＣ１−より１ｑられるＤ／Ａ変換部へドツトするデー
タを示す。（ロ）図に示すＸｌ。
Ｘ２．・・・×８は（ハ）図にの如く比較器ＣＯＰの出
力を示し、この比較器ＣＯＰの出力波形の一例を示すと
（ニ）図の如くなる。（ホ）図に示すごと（、ブリッジ
回路ＢＲのバランスａＢＰを（フルスケール十［Ｓの１
／２）とすると、このバランス点ＢＰとバランスのずれ
は逐次比較形のＡ／Ｄ変換シーケンスに従って比較器ｃ
ｏＰにおいてその大きさが順次比較される。Ｄ／△変換
部の出力は差動増幅器Ｄ ＬＪのオフセット調整端子Ｏ
Ｆにおいてバランスのずれを含んだブリッジ回路ＳＲの
出力とは逆の極封で加えられる。従って、前記のように
（Ｄ／△変換部のＢｉｔ数＞ Ｘ ＣＬ−Ｋの周期でそ
のブリッジ回路ＳＲの初期のずれは打ち消され、打ち消
された出力は増幅器Ａを介して端子ＯＬＪ王より取り出
される。
力を示し、この比較器ＣＯＰの出力波形の一例を示すと
（ニ）図の如くなる。（ホ）図に示すごと（、ブリッジ
回路ＢＲのバランスａＢＰを（フルスケール十［Ｓの１
／２）とすると、このバランス点ＢＰとバランスのずれ
は逐次比較形のＡ／Ｄ変換シーケンスに従って比較器ｃ
ｏＰにおいてその大きさが順次比較される。Ｄ／△変換
部の出力は差動増幅器Ｄ ＬＪのオフセット調整端子Ｏ
Ｆにおいてバランスのずれを含んだブリッジ回路ＳＲの
出力とは逆の極封で加えられる。従って、前記のように
（Ｄ／△変換部のＢｉｔ数＞ Ｘ ＣＬ−Ｋの周期でそ
のブリッジ回路ＳＲの初期のずれは打ち消され、打ち消
された出力は増幅器Ａを介して端子ＯＬＪ王より取り出
される。
以上説明した如く、本発明によれば、
（１） オートバランス回路を従来の回路の如くコン
デン＋Ｊを使用せずに逐次比較形のＡ 、／ Ｄ変換手
段を用いて構成したので１、バランスするに要する時間
が短かく、しかもその時間はずれの値によらず一定であ
る。本発明に於けるバランス時間はＤ／Ａ変換部のＢｉ
ｔ数×数日クロック周期まり、確麿を高めるためにその
Ｂ ｉ ｔ：数を増やしても高速性はあまり低下しない
。
デン＋Ｊを使用せずに逐次比較形のＡ 、／ Ｄ変換手
段を用いて構成したので１、バランスするに要する時間
が短かく、しかもその時間はずれの値によらず一定であ
る。本発明に於けるバランス時間はＤ／Ａ変換部のＢｉ
ｔ数×数日クロック周期まり、確麿を高めるためにその
Ｂ ｉ ｔ：数を増やしても高速性はあまり低下しない
。
（２） 比較器ＣＯＰは安価で一般的なもので良く、
Ｄ／△変換部も単調性があれば直線性は悪くても良いの
で、安価なものを使用することができる。
Ｄ／△変換部も単調性があれば直線性は悪くても良いの
で、安価なものを使用することができる。
又、−１ントロール・ロジックは一般のマイクロ・プロ
セッサを使用しても良く、更に逐次比較形の△／Ｄ変換
のシーケンサとして市販のものを用いることにより、極
めて安価でオートバランス回路を備えたひずみ増幅器を
得ることができる。
セッサを使用しても良く、更に逐次比較形の△／Ｄ変換
のシーケンサとして市販のものを用いることにより、極
めて安価でオートバランス回路を備えたひずみ増幅器を
得ることができる。
等の特徴があるものである。
第１図は本発明に係わるひずみ増幅器の一実施例の接続
図、第２図は第１図回路の動作を説明するための図、第
３図は従来のひずみ増幅器の一例の接続図である。 ＢＲ・・・ブリッジ回路、ＤＵ・・・差動増幅器、Ａ・
・・増幅器、ＣＯＰ・・・比較器、ＣＬ・・・コントロ
ール・ロジック、Ｄ／Ａ・・・ディジタル・アナログ変
換部。
図、第２図は第１図回路の動作を説明するための図、第
３図は従来のひずみ増幅器の一例の接続図である。 ＢＲ・・・ブリッジ回路、ＤＵ・・・差動増幅器、Ａ・
・・増幅器、ＣＯＰ・・・比較器、ＣＬ・・・コントロ
ール・ロジック、Ｄ／Ａ・・・ディジタル・アナログ変
換部。
Claims (2)
- （１）ストレンゲージを辺に用いたブリッジ回路におけ
る初期のバランスのずれを差動増幅器により取り出した
のちそのずれを自動的に打ち消すオートバランス回路を
備えたひずみ増幅器において、前記差動増幅器の出力を
入力とする逐次比較形のアナログ・ディジタル変換手段
を設け、このアナログ・ディジタル変換手段におけるデ
ィジタル・アナログ変換部の出力を前記差動増幅器の出
力に逆極性に加えるように構成したひずみ増幅器。 - （２）前記ディジタル・アナログ変換部の出力を差動増
幅器のオフセット調整端子に加えるようにした特許請求
の範囲第（１）項記載のひずみ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17346386A JPS6329203A (ja) | 1986-07-23 | 1986-07-23 | ひずみ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17346386A JPS6329203A (ja) | 1986-07-23 | 1986-07-23 | ひずみ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329203A true JPS6329203A (ja) | 1988-02-06 |
Family
ID=15960940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17346386A Pending JPS6329203A (ja) | 1986-07-23 | 1986-07-23 | ひずみ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022264641A1 (ja) * | 2021-06-17 | 2022-12-22 | 株式会社村田製作所 | センサおよびセンサ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669504A (en) * | 1979-11-09 | 1981-06-10 | Yokogawa Hokushin Electric Corp | Automatic resistance balancing circuit of strain measuring device |
-
1986
- 1986-07-23 JP JP17346386A patent/JPS6329203A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669504A (en) * | 1979-11-09 | 1981-06-10 | Yokogawa Hokushin Electric Corp | Automatic resistance balancing circuit of strain measuring device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022264641A1 (ja) * | 2021-06-17 | 2022-12-22 | 株式会社村田製作所 | センサおよびセンサ処理装置 |
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