JP3387105B2 - 変調回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、ディジタル音声信号
等を記録する記録系の変調回路に関し、例えば、コンパ
クトディスク（ＣＤ）方式準拠の追記型（以下、ＷＯと
いう）や書換え型（以下、ＭＯという）のＣＤ記録再生
装置の変調回路において、チャネルコーディングのディ
ジタルサムヴァリエーション（以下、ＤＳＶという）の
制御に適用される。 【０００２】 【従来の技術】ディジタル音声信号等の記録において、
ディジタル信号は、誤り検出訂正符号が付加された後、
変調回路に供給され記録再生系の特性に適した符号に変
換（チャネルコーディング）される。 【０００３】図１３（Ａ）は、ＣＤ方式の信号フォーマ
ットの概要を示す図であり、変調方式としては８−１４
変換（以下、ＥＦＭという）が用いられる。 【０００４】ＥＦＭは、入力する８ビット符号（以下、
シンボルという）を１４チャネルビットの符号に変換
し、２４チャネルビットの同期信号と１４チャネルビッ
トのサブコードを付加した後、これらの符号間を３チャ
ネルビットのマージンビットで連結し、ＮＲＺＩ記録す
る変調方式である。 【０００５】図１３（Ｂ）はＣＤ方式のフレーム構成を
示す図である。 【０００６】図示のように、１シンクフレーム（６標本
値区間、ＬおよびＲチャネル各６サンプル、１サンプル
は１６ビットデータ）期間にＣＩＲＣ（クロスインター
リーブリードソロモンコード）エンコーダから変調回路
に入力する２４シンボルのデータと８シンボルのパリテ
ィは、それぞれ１４チャネルビットに変換され、３チャ
ネルビットのマージンビットで連結されて図示のよう
に、フレーム当り５８８チャネルビットとされ、４．３
２１８ＭｂｐｓのチャネルビットレートでＣＤ上にＮＲ
ＺＩ記録される。 【０００７】ここで、変調回路に入力する各シンボル
は、例えば、ルックアップテーブルＲＯＭを参照して、
“１”と“１”間の“０”の個数が２個以上かつ１０個
以下のチャネルビットパターンにそれぞれ変換される。
また、フレーム同期信号Ｓｆのチャネルビットパターン
は“１００００００００００１００００００００００１
０”であり、マージンビットパターンは“０００”、
“００１”、“０１０”および“１００”のうちの一つ
が選択される。更に、１サブコーディングフレームは９
８フレームで構成され、第０および第１フレームのサブ
コードとしてサブコードシンク信号Ｓ₀（＝“００１０
０００００００００１”）、Ｓ₁（＝“０００００００
００１００１０”）が付加される（図１３（Ｃ）参
照）。 【０００８】図１４は、サンプル値の１例について、Ｅ
ＦＭ後のチャネルビットパターンとＤＳＶ（ディジタル
サムバリエーション）を示す図である。 【０００９】１６ビットの１サンプルは、上位８ビット
と下位８ビットに分割され、ＣＩＲＣエンコーダを介し
て変調回路に入力し、８ー１４変換されてインフォメー
ションビットとされる。インフォメーションビットの
“１”と“１”の間には前述のように２個以上かつ１０
個以下の“０”が介在する。マージンビットとして“０
００”、“００１”、“０１０”および“１００”のう
ちの１種が選ばれ、インフォメーションビット同士の連
結箇所についてもこの規則が常に成立するようにされ、
１７チャネルビット（但し、フレーム同期信号Ｓｆの場
合は２７チャネルビット）を単位とするＥＦＭ信号が変
調回路から４．３２１８Ｍｂｐｓで出力される。 【００１０】このように、任意のチャネルビット“１”
と次のチャネルビット“１”の間には２個以上１０個以
下のチャネルビット“０”が介在するので、ＮＲＺＩ記
録波形のハイレベルまたはローレベルの継続期間（記録
波長）は必ず３Ｔ以上１１Ｔ以下となる（図１４参
照）。即ち、この場合、最短記録波長は３Ｔ、最長記録
波長は１１Ｔである。但し、Ｔはチャネルクロック４．
３２１８ＭＨｚの１周期であり、以下、これをＥＭＦ３
Ｔ〜１１Ｔルールという。 【００１１】ＮＲＺＩ記録波形のＤＣバランスの指標と
してディジタルサムバリエーション（ＤＳＶ）を考え
る。ＤＳＶは記録波形の時間積分として与えられる。即
ち、記録波形のハイレベルが単位時間Ｔだけ継続したと
きのＤＳＶの変化分を＋１とし、ローレベルが単位時間
Ｔだけ継続したときのＤＳＶの変化分をー１とする。 【００１２】時刻ｔ₀におけるＤＳＶの初期値を零と仮
定した場合のＤＳＶの時間に関する変化を図１０の最下
段に示す。ここで、期間ｔ₁〜ｔ₂における変調信号は１
７チャネルビットパターン“０１０００００１００００
０１００１”によって一義的に定まるものではなく、時
刻ｔ₁における変調信号レベル、つまり、期間ｔ₀〜ｔ ₁
における変調信号波形の最終レベル（以下，ＣＷＬＬと
いう）に依存する。従って、図示の変調信号波形は時刻
ｔ₀においてＣＷＬＬがローレベル（ＣＷＬＬ＝
“０”）の場合であり、時刻ｔ₀においてＣＷＬＬ＝
“１”（ハイレベル）の場合の変調信号波形はハイレベ
ルとローレベルとを置き換えた逆パターンになる。同様
に、ＤＳＶの増減もＣＷＬＬに依存し、時刻ｔ₀におい
てＣＷＬＬ＝“０”の場合、インフォメーションビット
パターン“０１０００１００１０００１０”によるＤＳ
Ｖの変化分（以下、１４ＮＷＤという）、つまり期間ｔ
₀〜ｔ₀₊₁₄におけるＤＳＶの変化分は図示のように＋２
である。図とは逆に、時刻ｔ₀においてＣＷＬＬ＝
“１”なら１４ＮＷＤ＝−２となる。また、期間ｔ₀₊₁₄
〜ｔ₁₊₁₄におけるＤＳＶの変化分を１７ＮＷＤという。 【００１３】期間ｔ₀₊₁₄〜ｔ₁に挿入されるマージンビ
ットについて説明する。 【００１４】４種類のマージンビット“０００”、“０
０１”、“０１０”および“１００”のうち、ＥＦＭ３
Ｔ〜１１Ｔルールにより“００１”と“１００”は挿入
できず、“０１０”または“０００”が挿入可能であ
る。即ち、マージンビットの前に出力される前回のイン
フォメーションビットパターンの終端の“０”の個数を
Ｂとし、後に出力される今回のインフォメーションビッ
トパターンの先端の“０”の個数をＡとすれば、Ｂ＝１
かつＡ＝１であるためマージンビットの先端は“０”か
つ終端は“０”でなければならず、挿入可能なマージン
ビットパターンは“０ｘ０”となる。 【００１５】マージンビットとして“０１０”を挿入し
たときのＤＳＶを実線で、また“０００”を挿入したと
きのＤＳＶを点線で図１４に示す。 【００１６】このように、４種類のうち２つ以上のマー
ジンビットの付加が可能な場合、今回のインフォメーシ
ョンビットの１４ＮＷＤに基づいてＤＳＶがなるべく小
さくなるように、いずれか１つのマージンビットが選択
される。即ち、時刻ｔ₁₊₁₄でのＤＳＶは、“０１０”の
とき＋３、“０００”のときー１であるから、最適マー
ジンビットとして“０００”が選択され、これが期間ｔ
₀₊₁₄〜ｔ₁に付加される。 【００１７】上述のように、マージンビットは、まず、
インフォメーションビットパターン同士の連結点でＥＦ
Ｍ３Ｔ〜１１Ｔルールを満足するように選択され、次
に、若し複数のマージンビットの挿入が可能ならＤＳＶ
を最も零に近ずけるようなマージンビットを選択する。 【００１８】図１５は、特開平１ー第３１９１７８号で
開示された変調回路のブロック図である。 【００１９】１０１はＣＩＲＣエンコーダ（図示せず）
から入力する各シンボルの入力端子、１０２は４．３２
１８ＭＨｚのシステムクロックＳｃの入力端子、１０３
はフレームシンクタイミング信号の入力端子、１０４は
サブコーディングフレームのシンクタイミング信号の入
力端子である。 【００２０】入力端子１０１に順次入力するシンボルは
ＲＯＭ１１１により８ー１４変換されてレジスタ１１２
に格納されると共に、１４ビットデータの先端と終端の
“０”の個数を表す２つの４ビットデータＡ，Ｂがレジ
スタ１１２に格納される。 【００２１】各フレームのシンクタイミング、サブコー
ディングフレームのシンクタイミングにおいては、シス
テム制御回路１１５の制御によりＲＯＭ１１６から疑似
フレームシンク信号Ｓ’ｆ、サブコーディングフレーム
のシンク信号Ｓ₀，Ｓ₁が、それぞれ１４ビットデータと
して出力されてレジスタ１１２に格納される。ここで、
２４ビットのフレームシンク信号Ｓｆは、かりに１４ビ
ットの疑似フレームシンク信号Ｓ’ｆ（＝“１００００
００００００１００”）とされ、出力時に２４ビットの
フレームシンク信号Ｓｆに変換される。また、シンク信
号Ｓ’ｆ，Ｓ₀，Ｓ₁の先端および終端の“０”の個数を
表す２つの４ビットデータＡ，Ｂがレジスタ１１２に格
納される。 【００２２】レジスタ１１２に格納された１４ビットデ
ータはレジスタ１１３、１１４へ順次転送されるので、
レジスタ１１３には前回の１４ビットデータが、またレ
ジスタ１１４には前前回の１４ビットデータが格納され
る。４ビットデータＡはレジスタ１１２からＲＯＭ１１
７、１１８に供給され、４ビットデータＢはレジスタ１
１２からレジスタ１１３へ転送されるので、前回の４ビ
ットデータＢがレジスタ１１３からＲＯＭ１１７、１１
８に供給される。 【００２３】ＲＯＭ１１７は４ビットデータＡと前回の
４ビットデータＢとをアドレス入力とし、ＥＦＭ３Ｔ〜
１１Ｔルールを満足するマージンビットをセレクタ１２
０に出力する。ＥＦＭ３Ｔ〜１１Ｔルールには違反しな
いが、マージンビットによって接続されたビットパター
ンの中に２４ビットのフレームシンク信号Ｓｆと同一の
ビットパターンを含む結果となる例外的な組合せ（１１
例）の場合、ＲＯＭ１１８はこのような組合せが発生し
ないように特に制限したマージンビットを出力する。即
ち、ＲＯＭ１１８は例外的禁則発生時のマージンビット
をセレクタ１２０に出力する。 【００２４】検出回路１１９はレジスタ１１２、１１
３、１１４に格納された３つの１４ビットデータとレジ
スタ１４２に格納された前回のマージンビットとを参照
して、上述した例外的な組合せの発生を検出し、マージ
ンビットの読み出しをＲＯＭ１１７からＲＯＭ１１８に
切り換える。ＲＯＭ１１７またはＲＯＭ１１８から出力
されるマージンビットはセレクタ１２０を介してＲＯＭ
１２２にアドレスとして入力する。また、ＲＯＭ１２３
にはレジスタ１１２から１４ビットデータがアドレスと
して入力する。 【００２５】ＲＯＭ１２２は入力するマージンビットに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２５に、極性は極性レジスタ１２７に格納され
る。また、ＲＯＭ１２３は入力する１４ビットデータに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２４に、極性は極性レジスタ１２６に格納され
る。 【００２６】ＲＯＭ１１７または１１８から出力される
マージンビットは最多の場合で４種類（以下、第１、第
２、第３及び第４マージンビットという）であるが、処
理の統一を計るため常に４種類のマージンビットが出力
される。このうちの最適マージンビットは次のようにし
て決定される。 【００２７】１） 第１マージンビットのテスト：セレ
クタ１２１の制御により、セレクタ１２０は第１マージ
ンビットをアドレス入力としてＲＯＭ１２２に供給す
る。ＲＯＭ１２２から出力される第１マージンビットに
対するＤＳＶとその極性はレジスタ１２５と１２７にそ
れぞれ格納される。これと同時に、ＲＯＭ１２３から出
力される１４ビットデータに対するＤＳＶとその極性は
レジスタ１２４と１２６にそれぞれ格納される。 【００２８】レジスタ１３０から出力される累積ＤＳＶ
の極性は、論理回路１３１を介して加減算回路１２８に
与えられ、負極性なら入力Ｂプラス入力Ａ、正極性なら
入力Ｂマイナス入力Ａの演算が行われる。ここで、入力
Ｂはレジスタ１２９から供給される累積ＤＳＶであり、
入力Ａはレジスタ１２５から供給される第１マージンビ
ットに対するＤＳＶである。加減算回路１２８の演算結
果、即ち第１マージンビットを付加した場合の累積ＤＳ
Ｖは、レジスタ１３２に格納される。また、演算結果の
絶対値は絶対値回路１３４を介して、レジスタ１３５に
格納される。 【００２９】次に、レジスタ１３２に格納された第１マ
ージンビット付加時の累積ＤＳＶは入力Ｂとして加減算
回路１２８に供給され、レジスタ１２４に格納された１
４ビットデータに対するＤＳＶは入力Ａとして加減算回
路１２８に供給され、入力Ｂと入力Ａとの加算または減
算が行われる。ここで、加算または減算の演算制御信号
は、レジスタ１３０に格納された累積ＤＳＶの極性とレ
ジスタ１２７に格納された第１マージンビットの極性と
の排他的論理和として論理回路１３１から供給される。 【００３０】加減算回路１２８の演算結果とその絶対値
は、レジスタ１３２とレジスタ１３５にそれぞれ格納さ
れる。 【００３１】論理回路１３１はレジスタ１２６、１２
７、１３０に格納された３つの極性の排他的論理和を演
算し、この演算結果はレジスタ１３８に格納される。 【００３２】レジスタ１３２に格納された累積ＤＳＶの
計算に用いたマージンビットの番号（ここでは、第１マ
ージンビットの「１」）は、インジケータ１４０に格納
される。 【００３３】２） 第２マージンビットのテスト：セレ
クタ１２１の制御によりセレクタ１２０を介して、ＲＯ
Ｍ１２２には第２マージンビットがアドレスとして入力
し、ＲＯＭ１２２から出力された第２マージンビットの
ＤＳＶとその極性はレジスタ１２５と１２７にそれぞれ
格納される。 【００３４】加減算回路１２８による第２マージンビッ
ト付加時の累積ＤＳＶの計算は、第１マージンビットの
場合と同様に行われる。第２マージンビット以降の場
合、演算結果とその絶対値は、第１マージンビットの場
合とは異なり（レジスタ１３２と１３５ではなく）、レ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。 【００３５】レジスタ１３３に格納された第２マージン
ビット付加時の累積ＤＳＶを入力Ｂとする加減算回路１
２８による１４ビットデータ付加時の累積ＤＳＶの演算
は、第１マージンビットの場合と同様に行われ、第２マ
ージンビット以降の場合には演算結果とその絶対値はレ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。 【００３６】次に、既にテスト済みのマージンビットよ
りも、今回のマージンビットの方が適当か否かの判定を
行う。マージンビットは累積ＤＳＶの絶対値をなるべく
零に近ずけるように選ばれるので、レジスタ１３５に格
納された前回の累積ＤＳＶの絶対値とレジスタ１３６に
格納された今回の累積ＤＳＶの絶対値とを比較する。即
ち、論理回路１３１の制御により減算モードとされた加
減算回路１２８は、レジスタ１３５から供給される第１
マージンビットについての累積ＤＳＶの絶対値を入力Ｂ
とし、レジスタ１３６から供給される第２マージンビッ
トについての累積ＤＳＶの絶対値を入力Ａとして、入力
Ｂから入力Ａを減算する。 【００３７】この減算結果が正の場合、即ち第２マージ
ンビットの累積ＤＳＶの方が零に近い場合には、レジス
タ１３３の内容をレジスタ１３２に格納し、論理回路１
３１から出力されるレジスタ１２６、１２７、１３０の
３つの極性の排他的論理和をレジスタ１３８に格納する
と共に、レジスタ１３２に格納した累積ＤＳＶの計算に
用いたマージンビットの番号（ここでは、第２マージン
ビットの「２」）をインジケータ１４０に格納する。な
お、減算結果が負または零の場合には、上述のようなレ
ジスタ１３２、１３８とインジケータ１４０の内容更新
は行わない。 【００３８】このようにして、レジスタ１３２には今迄
テストしたマージンビットのうちで最適なマージンビッ
トを用いた場合の累積ＤＳＶが格納され、レジスタ１３
８にはその極性が格納されると共に、インジケータ１４
０には最適マージンビット番号が格納される。 【００３９】３） 第３マージンビットのテスト：セレ
クタ１２０を介して供給される第３マージンビットにつ
いても、第２マージンビットの場合と全く同様の処理が
行われる。この結果、レジスタ１３２には今迄テストし
た第１〜第３マージンビットのうちで最適なマージンビ
ットの累積ＤＳＶが格納され、レジスタ１３８にはその
極性が格納されると共に、インジケータ１４０には最適
マージンビット番号が格納される。 【００４０】４） 第４マージンビットのテスト：セレ
クタ１２０を介して供給される第４マージンビットにつ
いても、第２、第３マージンビットの場合と全く同様の
処理が行われる。この結果、レジスタ１３２には全ての
マージンビットのうちで最適なマージンビットの累積Ｄ
ＳＶが格納され、レジスタ１３８にはその極性が格納さ
れると共に、インジケータ１４０には最適マージンビッ
ト番号が格納される。 【００４１】上述のテスト１）〜４）の結果、最適なマ
ージンビットが判明し、次に、出力処理を行う。 【００４２】インジケータ１４０に格納された最適なマ
ージンビットの番号は、セレクタ１２１を介してセレク
タ１２０に与えられ、セレクタ１２０はＲＯＭ１１７ま
たは１１８から入力するマージンビットのうち最適なマ
ージンビットを選択してレジスタ１４１に出力する。ま
た、レジスタ１３２に格納された最適マージンビット使
用時の累積ＤＳＶを累積ＤＳＶレジスタ１２９に格納す
ると共に、レジスタ１３８に格納された極性を累積極性
レジスタ１３０に格納して、両累積レジスタ１２９、１
３０の更新を行う。 【００４３】このようにして、レジスタ１１２に格納さ
れた現在の１４ビットデータに対する最適マージンビッ
トの選定と出力は終了し、ＲＯＭ１１１またはＲＯＭ１
１６から次の１４ビットデータと２つの４ビットデータ
Ａ，Ｂが出力されてレジスタ１１２に格納される。これ
と同時に、レジスタ１４１に格納された現在の１４ビッ
トデータに対する最適マージンビットは、レジスタ１４
２に転送されて格納される。 【００４４】レジスタ１４２から出力される最適マージ
ンビットに、レジスタ１１３から出力される今回の１４
ビットデータを連結した１７ビットデータが、パラレル
イン／シリアルアウトのシフトレジスタ１４３にロード
され、引き続く１７システムクロック（Ｓｃ）期間に１
７チャネルビットのシリアルデータとして排他的論理和
（ＸＯＲ）回路１４４に出力される。入力端子１０２か
らシステム制御回路１１５を介して供給されるフレーム
シンクタイミング信号に基づいて、ＸＯＲ回路１４４
は、シフトレジスタ１４３から入力するシリアルデータ
のうち１４ビットの疑似フレームシンク信号Ｓ’ｆを正
規の２４ビットフレームシンク信号Ｓｆに変換した後、
フリップフロップ回路１４５を介して、４、３２１８Ｍ
ｂｐｓのＥＦＭ信号として出力する。 【００４５】上述の従来例においては、累積ＤＳＶのオ
ーバーフローを防止するため、サブコーディングフレー
ム毎に（つまり、９８シンクフレーム毎に）累積ＤＳＶ
レジスタ１２９と累積極性レジスタ１３０のリセットが
行われる。 【００４６】 【発明が解決しようとする課題】従来の変調回路におい
ては、上述のように４種類のマージンビットの個々につ
いて累積ＤＳＶとその極性を実際に算出し、その結果か
ら最適マージンビットを選定していた。このため、最適
マージンビットの選択には、常に４回のテストを並列
に、あるいは時分割で繰り返し行わなければならず、変
調回路が複雑かつ大規模になってしまうという欠点があ
った。しかし、再生専用のＣＤ方式の場合、変調回路は
大型のＣＤ生産システム（例えば、レーザーカッティン
グマシン）の一部として用いられるため、上述のような
欠点は大きな障害とはならなかった。 【００４７】一方、最近提案されているミニディスクシ
ステムのようなＣＤ方式の録音再生装置は、変調回路を
各装置に小型化して内蔵しなければならないため、上述
のような欠点は大きな障害となっていた。 【００４８】そこで、この発明は、予め準備された複数
のマージンビットの中から最適と判断されるマージンビ
ットを選択するようなテストに依存することなく最適マ
ージンビットを一義的に発生することができ、かつ、回
路規模が小さくＬＳＩ化にも便利な変調回路を提案する
ものである。 【００４９】 【課題を解決するための手段】上記課題を解決するた
め、本発明に係る変調回路は、入力するｍビット符号系
列をそれぞれｎ（但し、ｎ＞ｍ）チャネルビットパター
ンに変換し、このｎチャネルビットパターン間を複数種
類の中から選択されるマージンビットにより結合してデ
ータ符号列を生成した後にＮＲＺＩ変調する変調回路に
おいて、マージンビットを入力して所定の規格に抵触す
る否かを判別し、結合に用いるべきではないマージンビ
ットである場合には禁止信号を発生する判別回路と、Ｎ
ＲＺＩ変調された信号の直流成分を積分し、当該積分に
より得られる累積ディジタルサムバリエーションに応じ
た制御信号を出力するＤＳＶ積分回路と、予めプログラ
ムされたマージンビットの中から判別回路による禁止信
号及び積分回路による制御信号に応じて累積ディジタル
サムバリエーションを零に近づけるための最適なマージ
ンビットを選択するマージンビット発生回路とを備え、
マージンビット発生回路は、 ＮＲＺＩ変調された信号波
形の最終レベル及び積分回路による制御信号をデコード
して累積ディジタルサムバリエーションの制御方向命令
用の制御信号を出力する第１のデコーダと、累積ディジ
タルサムバリエーションの変化分をデコードしてマージ
ンビットの直流成分場合分け用の制御信号を出力する第
２のデコーダと、判別回路から出力される禁止信号と、
第１のデコーダから出力される制御方向命令用の制御信
号と、第２のデコーダから出力される直流成分場合分け
用の制御信号とを入力して、予めプログラムされたマー
ジンビットの中から累積ディジタルサムバリエーション
を零に近づけるための最適なマージンビットを出力する
論理回路とを有することを特徴とするものである。 【００５０】 【作用】この発明に係る変調回路において、入力するｍ
ビット符号系列をそれぞれｎ（但し、ｎ＞ｍ）チャネル
ビットパターンに変換し、このｎチャネルビットパター
ン間を複数種類の中から選択されるマージンビットによ
り結合してデータ符号列を生成した後にＮＲＺＩ変調す
る場合に、禁止マージンビット判別回路２０ではマージ
ンビットを入力して所定の規格に抵触する否かが判別さ
れ、このマージンビットがｎチャネルビットパターン間
の結合に用いるべきではない場合には禁止信号Ｓinhが
発生される。ＤＳＶ積分回路６０では、ＮＲＺＩ変調さ
れたＥＦＭ信号の直流成分が積分され、当該積分により
得られる累積ディジタルサムバリエーション（以下ＤＳ
Ｖという）に応じた３ビットの制御信号が出力される。
マージンビット発生回路４０では予めプログラムされた
マージンビットＭｐの中から禁止マージンビット判別回
路２０による禁止信号Ｓinh及びＤＳＶ積分回路６０に
よる３ビットの制御信号に応じて累積ＤＳＶを零に近づ
けるための最適なマージンビットが選択される。これを
前提にして、図１に示すマージンビット発生回路４０は
第１のデコーダ４１、第２のデコーダ４２、論理回路
（以下ＰＬＡという）４３を有している。マージンビッ
ト発生回路４０に入力する信号は次の通りである。４種
類のマージンビット“１００”、“０１０”、“００
１”、“０００”のうちＥＭＦ３Ｔ〜１１Ｔルールに抵
触するマージンビット、およびフレームシンクが誤って
発生するマージンビットに禁止フラグ“１”を立てて表
わす４ビットの禁止信号が禁止マージンビット判別回路
２０からＰＬＡ４３へ入力される。また、累積ＤＳＶの
望ましい制御方向が増加（＋）、平衡（０）または減少
（−）であることを示す３ビットの制御信号“１０
０”、“０１０”または“００１”がＤＳＶ積分回路６
０からデコーダ４１へ入力される。更に、マージンビッ
トに前置される１４ビットデータＤｂのＮＲＺＩ波形の
最終信号レベル（以下、ＣＷＬＬという）を示す１ビッ
トの信号（ローレベルの時“０”、ハイレベルの時
“１”）と、マージンビットに後置される１４ビットデ
ータＤｐのＤＳＶを２の補数で表す５ビットの信号がデ
コーダ４２へ供給される。 【００５１】４ビットの禁止信号の各ビットは、例えば
上位ビットから順に各マージンビット“００１”、“０
１０”、“１００”および“０００”に対応し、ＥＦＭ
３Ｔ〜１１Ｔルールによって禁止されるマージンビッ
ト、およびフレームシンクが誤って発生するマージンビ
ットに対応するビットには、フラグ“１”が立てられ
る。例えばマージンビットの前に置かれる１４ビットデ
ータＤｂの終端の“０”の個数Ｂが４、後に置かれる１
４ビットデータＤｐの先端の“０”の個数Ａが５の場
合、ＥＦＭ３Ｔ〜１１Ｔルールによりマージンビット
“０００”の使用は禁止され、４ビットの禁止信号“０
００１”が禁止マージンビット判別回路２０からプログ
ラマブルロジックアレイ（ＰＬＡ）４３に出力される。 【００５２】デコーダ４１ではＮＲＺＩ変調された信号
波形（以下ＮＺＲＩ波形という）の最終レベル及びディ
ジタルサムバリエーション積分回路６０による３ビット
の制御信号をデコードして累積ＤＳＶの制御方向命令用
の制御信号が出力される。例えば、ＤＳＶ積分回路６０
から入力する３ビットの制御信号（第１ビットは累積Ｄ
ＳＶの増加命令“＋”を、第２ビットはその平衡命令
“０”を、また第３ビットはその減少命令“−”を表す
場合、それぞれ“１”とされる）はＣＷＬＬ信号をゲー
ト信号とするデコーダ４１を介してＰＬＡ４３に供給さ
れる。ここで、デコーダ４１はＣＷＬＬの極性にかかわ
らず、ＰＬＡ４３が最適マージンビット４４を出力し得
るように変換した３ビット制御信号をＰＬＡ４３に出力
する。即ち、ＣＷＬＬ＝“１”の場合、入力する制御信
号が増加命令“１００”なら減少命令“００１”に変換
し、減少命令“００１”なら増加命令“１００”に変換
し、また、平衡命令“０１０”ならそのまま変換せずに
ＰＬＡ４３に出力する。 【００５３】また、デコーダ４２では累積ＤＳＶの変化
分をデコードしてマージンビットの直流成分場合分け用
の４ビット信号（制御信号）が出力される。例えば、１
４ビットデータＤｐのＤＳＶ、即ちマージンビットの後
に１４ビットデータＤｐを付加した場合の累積ＤＳＶの
変化分（以下、１４ＮＷＤという）は、５ビットの２の
補数で表され、１４ＮＷＤ信号としてデコーダ４２に入
力し、次の５つのケースにデコードされる。 【００５４】１）１４ＮＷＤ≧３の場合、４ビット信号
“１０００”がデコーダ４２からＰＬＡ４３に出力され
る。 【００５５】２）１４ＮＷＤ＝２の場合、４ビット信号
“０１００”がデコーダ４２からＰＬＡ４３に出力され
る。 【００５６】３）１４ＮＷＤ＝１の場合、４ビット信号
“００１０”がデコーダ４２からＰＬＡ４３に出力され
る。 【００５７】４）１４ＮＷＤ＝０の場合、４ビット信号
“０００１”がデコーダ４２からＰＬＡ４３に出力され
る。 【００５８】５）１４ＮＷＤ≦−１の場合、４ビット信
号“００００”がデコーダ４２からＰＬＡ４３に出力さ
れる。 【００５９】ＰＬＡ４３は、１１ビットの信号、つま
り、禁止マージンビット判別回路２０から出力される禁
止マージンビットを示す４ビット信号（禁止信号）、デ
コーダ４１から出力される累積ＤＳＶの制御方向を命令
する３ビットの制御信号（制御方向命令用の制御信号）
およびデコーダ４２から出力される１４ＮＷＤの５つの
ケースを示す４ビット信号（直流成分場合分け用の制御
信号）を入力し、予めプログラムされたマージンビット
の中から、これらの信号の組み合せに対応した累積ＤＳ
Ｖを零に近づけるための最適なマージンビット４４を一
義的にＰ／Ｓレジスタ１６等へ出力するようになされ
る。 【００６０】 【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。 【００６１】図１は、状況に応じて最適なマージンビッ
ト“１００”、“０１０”、“００１”または“００
０”を一義的に発生する、この発明に係るマージンビッ
ト発生回路４０の一実施例を示すブロック図である。 【００６２】図２は、上記マージンビット発生回路４０
を搭載した、この発明に係る変調回路を示すブロック図
である。 【００６３】まず、図２について説明する。 【００６４】入力端子１０には、図示しないデータ発生
回路から前述のように１シンクフレーム当たり３２シン
ボルのデータが入力する。８ビットの各シンボルはＥＦ
ＭＲＯＭ１１によりそれぞれ１４ビットデータに８−１
４変換される。 【００６５】サブコーディングフレームを構成する９８
シンクフレームの第０および第１シンクフレームには、
前述のように１４ビットのサブコードシンク信号Ｓ0お
よびＳ1が付加される。このサブコードシンク信号Ｓ0、
Ｓ1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路１２によっ
て行われる。 【００６６】疑似フレームシンク付加回路１３は、図示
しないフレームシンクタイミング信号に基づき、１４ビ
ットの疑似フレームシンク信号Ｓ′ｆ（＝“１ｘｘｘｘ
ｘｘｘｘｘｘｘ１０”）を各シンクフレームの先頭に付
加する。疑似フレームシンク信号Ｓ′ｆの先端１ビット
および終端２ビットのビットパターンは正規の２４ビッ
トフレームシンク信号Ｓｆ（＝“１０００００００００
０１００００００００００１０”）のそれと同一である
ので、マージンビットを選択する場合、他の１４ビット
データと全く同一の処理が可能となる。 【００６７】サブコードシンク信号Ｓ0、Ｓ1および疑似
フレームシンク信号Ｓ′ｆを含む１４ビットデータＤｐ
は、順次レジスタ１４に供給されてラッチされると共
に、その上位１２ビットは禁止マージンビット判別回路
２０に供給される。これと同時に、レジスタ１４にそれ
までラッチされていた前の１４ビットデータＤｂはフレ
ームシンク変換回路１５と禁止マージンビット判別回路
２０に出力されると共に、この１４ビットデータＤｂの
下位２ビットはレジスタ３１に格納される。前回格納し
た下位２ビット、つまり前々回の１４ビットデータＤｂ
ｂの下位２ビットは、レジスタ３１から禁止マージンビ
ット判別回路２０に供給される。また、後述するマージ
ンビット発生回路４０から供給される今回のマージンビ
ットＭｐはレジスタ３２に格納される。前回格納した３
ビットデータ、つまり前回のマージンビットＭｂはレジ
スタ３２から禁止マージンビット判別回路２０に供給さ
れる。 【００６８】禁止マージンビット判別回路２０は、今回
の１４ビットデータＤｐの上位１２ビット、前回の１４
ビットデータＤｂ、前回のマージンビットＭｂおよび前
々回の１４ビットデータＤｂｂの下位２ビットに基づい
て、ＥＦＭ３Ｔ〜１１Ｔルールと例外的禁止ルールとに
抵触するマージンビットを判別し、禁止信号としてマー
ジンビット発生回路４０に出力する。この禁止信号は４
ビットからなり、各ビットは４種類のマージンビット
“１００”、“０１０”、“００１”、“０００”にそ
れぞれ対応する。例えば、ＥＦＭ３Ｔ〜１１Ｔルールと
例外的禁止ルールにより第１および第３マージンビット
“１００”、“００１”が禁止される場合、４ビットの
禁止信号は“１０１０”とされる。 【００６９】ここで、疑似フレームシンク付加回路１
３、レジスタ１４，３１，３２、並びに禁止マージンビ
ット判別回路２０は、判別回路３０を構成する。 【００７０】即ち、判別回路３０は、サブコードシンク
付加回路１２から供給される１４ビットデータＤｐと、
マージンビット発生回路４０から供給されるマージンビ
ットＭｐとを入力信号とし、前回の１４ビットデータＤ
ｂをフレームシンク変換回路１５に出力すると共に、前
回の１４ビットデータＤｂと今回の１４ビットデータＤ
ｐとの連結に用いてはならないマージンビットを示す４
ビットの禁止信号をマージンビット発生回路４０に出力
する。 【００７１】図３は、禁止マージンビット判別のアルゴ
リズムを示す図である。 【００７２】禁止マージンビット判別回路２０は、入力
信号Ｄｐ，Ｄｂ，ＭｂおよびＤｂｂのうち、図３、図４
中にハッチングで示されるビットのテストを行い、その
結果に応じて前回の１４ビットデータＤｂと今回の１４
ビットデータＤｐとの連結に用いてはならないマージン
ビットＭinhを判別し、４ビットの禁止信号Ｓinhをマー
ジンビット発生回路４０に供給する。 【００７３】図３において、ＥＦＭ３Ｔ〜１１Ｔルール
による禁止マージンビットＭinhの判別アルゴリズムは
次の通りである。 【００７４】１）今回の１４ビットデータＤｐの前端の
“０”の個数Ａと、前回の１４ビットデータＤｂの終端
の“０”の個数Ｂとの合計が８個以上（Ａ＋Ｂ≧８）の
場合：マージンビット“０００”が禁止される（Ｍinh
＝“０００”）。 【００７５】２）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）または次位ビットＣ２が
“１”（Ａ＝１）、若しくは前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが９個（Ｂ＝９）の場合：マ
ージンビット“００１”が禁止される（Ｍinh＝“００
１”）。 【００７６】３）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）、または前回の１４ビッ
トデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝０）
の場合：マージンビット“０１０”が禁止される（Ｍin
h＝“０１０”）。 【００７７】４）今回の１４ビットデータＤｐの終端の
“０”の個数が９個（Ａ＝９）、若しくは前回の１４ビ
ットデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝
０）または次位ビットＣ１３が“１”（Ｂ＝１）の場
合：マージンビット“１００”が禁止される（Ｍinh＝
“１００”）。 【００７８】図４において、ＥＦＭ３Ｔ〜１１Ｔルール
には抵触しないが、フレームシンク信号の誤発生を防止
するために禁止されるマージンビット、即ち例外的禁止
ルールによる禁止マージンビットの判定は次の通りであ
る。 【００７９】ケース（１）：前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが７個、かつ今回のタイミン
グでフレームシンク信号が発生する場合。 【００８０】ケース（２）：前回にフレームシンク信号
が発生しており、今回の１４ビットデータのＣ１〜Ｃ６
が０（Ａ＝６）の場合。 【００８１】ケース（３）：「Ｂ＝７、かつＤｐの上位
１１ビット＝“１００００００００００”」の場合。 【００８２】ケース（４）：「Ｄｂの下位１３ビット＝
“００００００００００１００”、かつＡ＝５」の場
合。 【００８３】ケース（５）：「Ｂ＝６、かつＤｐの上位
１２ビット＝“０１００００００００００”」の場合。 【００８４】ケース（６）：「Ｄｂの下位１２ビット＝
“００００００００００１０”、かつＡ＝６」の場合。 【００８５】ケース（７）：「Ｄｂの下位１１ビット＝
“００００００００００１”、かつＡ＝７」の場合。 【００８６】ケース（８）：「前回のマージンビットＭ
ｂ＝“０００”、かつＤｂ＝“０００００００１０００
０００”、かつＡ＝１」の場合。 【００８７】ケース（９）：「前々回の１４ビットデー
タＤｂｂの最下位ビットＣ１４＝“０”、かつＭｂ＝
“０００”、かつＤｂ＝“００００００１００００００
０”」の場合。 【００８８】ケース（１０）：「Ｍｂ＝“ｘ００”、か
つＤｂ＝“００００００００１０００００”、かつＡ＝
２」の場合。 【００８９】以上、ケース（１）〜（１０）の場合、マ
ージンビット“０００”が禁止される（Ｍinh＝“００
０”）。 【００９０】ケース（１１）：「Ｄｂｂの終端＝“０
０”、かつＭｂ＝“０００”、かつＤｂ＝“０００００
１００００００００”」の場合、マージンビット“００
１”が禁止される（Ｍinh＝“００１”）。 【００９１】図２において、フレームシンク変換回路１
５は、図示しないフレームシンクタイミングに基づい
て、順次入力する１４ビットデータのうち疑似フレーム
シンク信号Ｓ′ｆを正規の２４ビットフレームシンク信
号Ｓｆに変換した後、また他の１４ビットデータはその
まま、Ｐ／Ｓレジスタ１６に供給する。２４ビットのパ
ラレルイン／シリアルアウト（Ｐ／Ｓ）レジスタ１６
は、４．３２１８ＭHzのチャネルビットクロックに基づ
いて、１４ビットデータ（フレームシンク信号Ｓｆの場
合のみ２４ビットデータ）と、３ビットデータ（マージ
ンビット）とを交互にシリアル出力する。 【００９２】４．３２１８Ｍｂｐｓの速度で出力される
シリアル信号は、ＮＲＺＩ回路１７によるＮＲＺＩ変調
後、ＥＦＭ信号として、例えばロータリトランス、記録
アンプを介して記録ヘッド、或いはレーザーダイオード
（共に図示せず）に供給され、ＣＤ上にディジタル記録
される。また、ＥＦＭ信号が供給されるＤＳＶ積分回路
６０は、ＥＦＭ信号のＤＣ成分を１７チャネルビットを
単位として積分し、この累積ＤＳＶに基づいて３ビット
の制御信号をマージンビット発生回路４０に出力する。
例えば、累積ＤＳＶが正極性の場合には、累積ＤＳＶの
減少“−”を命令する“００１”、累積ＤＳＶが零の場
合には累積ＤＳＶの平衡“０”を命令する“０１０”、
また累積ＤＳＶが負極性の場合には累積ＤＳＶの増加
“＋”を命令する“１００”が、制御信号として出力さ
れる。 【００９３】次に、図１に示すマージンビット発生回路
４０について説明する。 【００９４】マージンビット発生回路４０は、４種類の
マージンビット“１００”、“０１０”、“００１”、
“０００”のうち最適なマージンビットを出力する。最
適なマージンビットとは、２つの１４ビットデータＤｂ
とＤｐ間をこのマージンビットで連結することにより、
連結箇所においてもＥＦＭ３Ｔ〜１１Ｔルールが成立
し、かつフレームシンク信号の誤発生を防止すると共
に、ＥＦＭ信号の累積ＤＳＶを極力零に近づけるように
選択されたマージンビットである。 【００９５】この発明に係る変調回路（図２）のマージ
ンビット発生回路４０（図１）は、４種類のマージンビ
ットを個々にテストしてその結果から最適マージンビッ
トを決定し出力する従来例とは異なり、二つの１４ビッ
トデータのビットパターンや累積ＤＳＶ等の状況に対応
して一義的に最適マージンビットを出力するように構成
されており、その入力信号は次の通りである。 【００９６】第１に、禁止マージンビット判別回路２０
から４ビットの禁止信号が入力する。禁止信号は、ＥＦ
Ｍ３Ｔ〜１１Ｔルールに抵触するため、あるいはフレー
ムシンク信号を誤って発生するため二つの１４ビットデ
ータＤｂとＤｐ間に挿入できないマージンビットがある
場合、そのマージンビットに対応するビットを“１”に
して使用禁止を示す。例えば、４種のマージンビット
“１００”、“０１０”、“００１”、“０００”のう
ち第１および第３マージンビットが使用禁止の場合、こ
の４ビットの禁止信号は“１０１０”となる。 【００９７】第２に、ＤＳＶ積分回路６０から累積ＤＳ
Ｖに対応して３ビットの制御信号が入力する。３ビット
の制御信号は、上位ビットから順に累積ＤＳＶの望まし
い制御方向が増加“＋”、平衡“０”および減少“−”
であることを示すものである。従って、累積ＤＳＶ＞０
の場合、この制御信号を“００１”として累積ＤＳＶの
減少を命令し、累積ＤＳＶ＜０の場合、この制御信号を
“１００”として累積ＤＳＶの増加を命令し、また累積
ＤＳＶ＝０の場合、この制御信号を“０１０”として累
積ＤＳＶをなるべく増減させないように命令する。 【００９８】第３および第４の入力信号として、５ビッ
トの１４ＮＷＤ信号および１ビットのＣＷＬＬ信号が入
力する。 【００９９】図５は、マージンビットによって結合され
る二つの１４ビットデータＤｂ、ＤｐのＮＲＺＩ波形例
を示す図である。 【０１００】前の１４ビットデータＤｂにマージンビッ
トを付加した場合の累積ＤＳＶの変化分、つまりマージ
ンビットのＤＣ成分（以下、マージンビットのＤＳＶと
いう）は、マージンビットの開始時におけるＮＲＺＩ波
形の信号レベル（以下、ＣＷＬＬという）がローレベル
（＝“０”）の場合を基準として表される。即ち、図５
（Ａ）〜（Ｄ）に示すように、第１マージンビット“１
００”のＤＳＶは＋３、第２マージンビット“０１０”
のＤＳＶは＋１、第３マージンビット“００１”のＤＳ
Ｖは−１、また第４マージンビット“０００”のＤＳＶ
は−３である。ＣＷＬＬ＝“１”（ハイレベル）の場
合、これらマージンビットのＤＳＶの値は逆符号とな
る。 【０１０１】同様に、１４ビットデータＤｐ付加時の累
積ＤＳＶの変化分、つまり１４ビットデータＤｐのＤＣ
成分（以下、１４ＮＷＤという）は、１４ビットデータ
Ｄｐの開始時におけるＮＲＺＩ波形の信号レベルがロー
レベルの場合を基準として表される。即ち、図５に示す
１４ビットデータＤｐ（＝“００１００１０００００１
００”）の１４ＮＷＤは−２である。 【０１０２】１４ビットデータＤｂに３ビットのマージ
ンビットを用いて次の１４ビットデータＤｐを連結した
場合の累積ＤＳＶの変化分（以下、１７ＮＷＤという）
は、第１〜第３マージンビットの場合、マージンビット
のＤＳＶから１４ＮＷＤを減算したものとなり、第４マ
ージンビット“０００”の場合にはマージンビットのＤ
ＳＶに１４ＮＷＤを加算したものとなる。 【０１０３】図６はＣＷＬＬ＝“０”（ローレベル）の
場合に１４ＮＷＤから１７ＮＷＤを求めるノモグラフ、
図７はＣＷＬＬ＝“１”の場合に１４ＮＷＤから１７Ｎ
ＷＤを求めるノモグラフである。 【０１０４】図６中の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）
は、１４ビットデータＤｐが１４ＮＷＤ＝−２の場合
（図５）について、挿入する４種のマージンビット“１
００”、“０１０”、“００１”、“０００”に対する
１７ＮＷＤをそれぞれ示している。 【０１０５】図６（ＣＷＬＬ＝０）において、例えば、
次の１４ビットデータＤｐの１４ＮＷＤが３以上の場合
について考える。まず、現在までの累積ＤＳＶが零また
は負なら、次の１７ＮＷＤを零または正として、累積Ｄ
ＳＶを増加させ、累積ＤＳＶを零に近づけたい。１４Ｎ
ＷＤ≧３のケースで、１７ＮＷＤ≧０を可能とするマー
ジンビットは“０００”のみであり、これを第１優先と
する。ＥＦＭ３Ｔ〜１１Ｔルール、または例外的禁止ル
ールのため、第１優先のマージンビット“０００”の挿
入ができない場合、次善のマージンビット“１００”を
第２優先、マージンビット“０１０”を第３優先、マー
ジンビット“００１”を第４優先とすれば、ＣＷＬＬ＝
０の場合で１４ＮＷＤ≧３のケースにおける最適マージ
ンビットは、一義的に決定できる。即ち、従来のように
４種のマージンビットを個々にテストする必要はない。 【０１０６】同じく、１４ＮＷＤ≧３の場合で、現在ま
での累積ＤＳＶが正なら、次の１７ＮＷＤを負として、
累積ＤＳＶを減少させたい。この場合、マージンビット
の優先順位を“０１０”、“００１”、“１００”、
“０００”の順に定めれば、最適マージンビットは一義
的に決定できる。 【０１０７】同様に、１４ＮＷＤ＝２、１４ＮＷＤ＝
１、１４ＮＷＤ＝０および１４ＮＷＤ≦−１の各ケース
について、論理的に４種のマージンビットの優先順位を
定める。 【０１０８】図７に示すＣＷＬＬ＝“１”（ハイレベ
ル）の場合についても同様に、次の１４ビットデータＤ
ｐの１４ＮＷＤが＋３以上、＋２、＋１、０および−１
以下の５つのケースについて、それぞれマージンビット
の優先順位を定める。但し、ＣＷＬＬ＝“０”の場合を
示す図６と、ＣＷＬＬ＝“１”の場合を示す図７とを比
較すれば明らかなように、両フラグはｘ軸（１４ＮＷＤ
を示す軸）対称であるから、図７のｙ軸（１７ＮＷＤを
示す軸）の符号を逆にすれば、図７のグラフは図５と同
一になる。即ち、ＣＷＬＬ＝“１”の場合、３ビットの
制御信号を、“１００”（＝累積ＤＳＶの増加命令）な
ら“００１”（＝減少指令）に、また“００１”なら
“１００”に変換することにより、ＣＷＬＬ＝“０”の
場合の最適マージンビット決定アルゴリズムをＣＷＬＬ
＝“１”の場合にもそのまま適用することができる。 【０１０９】図１に示したこの発明に係るマージンビッ
ト発生回路４０の動作について説明する。 【０１１０】４１は、ＣＷＬＬ＝“０”の場合のマージ
ンビット決定アルゴリズムがＣＷＬＬ＝“１”の場合に
も共用できるように、３ビットの制御信号をＣＷＬＬ信
号をゲート信号として変換するデコーダであり、その真
理値表を図８（Ａ）に示す。 【０１１１】４２は５ビットの２の補数で表される１４
ＮＷＤを、上述した５つのケースを示す４ビット信号に
変換するデコーダであり、その真理値表を図８（Ｂ）に
示す。 【０１１２】４３は、禁止マージンビット判別回路２０
から供給される４ビットの禁止信号とデコーダ４１から
供給される３ビットの制御信号とデコーダ４２から供給
される４ビット信号とを入力とし、最適マージンビット
４４を出力するように予めプログラムされたＰＬＡ（プ
ログラマブルロジックアレイ）である。ＰＬＡ４３にプ
ログラムされた真理値表を図９〜図１２に示す。ここ
で、図９、図１０はＣＷＬＬ＝“０”の場合の５２ター
ムの真理値表、また図１１、図１２はＣＷＬＬ＝“１”
の場合の５２タームの真理値表である。 【０１１３】上述したように、ＣＷＬＬ＝“０”の場合
とＣＷＬＬ＝“１”の場合とは、デコーダ４１を用いた
変換により同一の真理値表が共用できるので、ＰＬＡ４
３に実際にプログラムされるのは５２タームの真理値表
である。 【０１１４】図において、“１”は成立（フラグ）を、
“０”は不成立を示す。また、“ｘ”は成立または不成
立どちらでもかまわない。例えば、真理値表（図９）の
最上段に示した４行（ターム）の意味は次の通りであ
る。 【０１１５】ＣＷＬＬ＝０かつ制御信号＝“ｘｘ０”
（少なくとも減少命令ではない）の場合、１４ＮＷＤ≧
３のケースなら、マージンビットの優先順位は高い方か
ら順に“０００”、“１００”、“０１０”、“００
１”である。即ち、第１優先のマージンビット“００
０”が禁止されていなければ（禁止信号＝“ｘｘｘ
０”）、これを最適マージンビットとして出力する。第
１優先のマージンビット“０００”が禁止され、かつ第
２優先のマージンビット“１００”が禁止されていなけ
れば（禁止信号＝“ｘｘ０１”）、第２優先のマージン
ビット“１００”をこの場合の最適マージンビットとし
て出力する。第１および第２優先のマージンビットが共
に禁止され、かつ第３優先のマージンビットが禁止され
ていなければ（禁止信号＝“ｘ０１１”）、第３優先の
マージンビット“０１０”をこの場合の最適マージンビ
ットとして出力する。第１〜第３優先のマージンビット
が全て禁止されている場合（禁止信号＝“０１１
１”）、第４優先のマージンビット“００１”を出力す
る。 【０１１６】このようにして、個々のマージンビットを
実際にテストすることなく、ＰＬＡ４３によって論理的
に決定された最適マージンビット４４が出力される。 【０１１７】なお、ＣＤ方式準拠の変調回路について上
述したが、この発明の技術思想は、入力するｍビット符
号をｎ（但し、ｎ＞ｍ）チャネルビットパターンに変換
し、このｎチャネルビットパターン間を複数種類のマー
ジンビットのうちの１つで結合して、最長および最短記
録波長を制限すると共に、記録波形の低域成分を抑圧す
る変調回路一般に適用できることは明かである。 【０１１８】 【発明の効果】以上説明したように、本発明に係る変調
回路によれば、入力するｍビット符号系列をそれぞれｎ
（但し、ｎ＞ｍ）チャネルビットパターンに変換し、こ
のｎチャネルビットパターン間を複数種類の中から選択
されるマージンビットにより結合してデータ符号列を生
成した後にＮＲＺＩ変調する場合にマージンビット発生
回路を備え、このマージンビット発生回路は、ＮＲＺＩ
変調された信号波形の最終レベル及び積分回路による制
御信号をデコードして累積ディジタルサムバリエーショ
ンの制御方向命令用の制御信号を出力する第１のデコー
ダと、累積ディジタルサムバリエーションの変化分をデ
コードしてマージンビットの直流成分場合分け用の制御
信号を出力する第２のデコーダと、判別回路から出力さ
れる禁止信号と、第１のデコーダから出力される制御方
向命令用の制御信号と、第２のデコーダから出力される
直流成分場合分け用の制御信号とを入力して、予めプロ
グラムされたマージンビットの中から累積ディジタルサ
ムバリエーションを零に近づけるための最適なマージン
ビットを出力する論理回路とを有するものである。 この
構成よって、従来方式のように並列に、または時分割で
個々のマージンビットをテストする、すなわち、予め準
備された複数のマージンビットの中から最適と判断され
るマージンビットを選択する演算処理を行うことなく、
２個のデコーダ及び、ＰＬＡ等の簡単な論理回路を用い
て最適マージンビットを高速かつ一義的に出力できるよ
うになるので、回路規模の縮小と集積回路化が容易に可
能となる。

【図面の簡単な説明】 【図１】この発明に係るマージンビット発生回路４０の
一例を示すブロック図である。 【図２】同マージンビット発生回路を適用した、この発
明に係る変調回路の一実施例を示すブロック図である。 【図３】禁止マージンビット判別の説明図である。 【図４】禁止マージンビット判別の説明図である。 【図５】２つの１４ビットデータをマージンビットで連
結した場合のＥＦＭ信号波形の説明図である。 【図６】ＣＷＬＬが“０”の場合に、１４ＮＷＤから１
７ＮＷＤを求めるノモグラフである。 【図７】ＣＷＬＬが“１”の場合に１４ＮＷＤから１７
ＮＷＤを求めるノモグラフである。 【図８】デコーダ４１および４２の真理値表を示す図で
ある。 【図９】プログラマブルロジックアレイ４３の真理値表
を示す図である。 【図１０】プログラマブルロジックアレイ４３の真理値
表を示す図である。 【図１１】プログラマブルロジックアレイ４３の真理値
表を示す図である。 【図１２】プログラマブルロジックアレイ４３の真理値
表を示す図である。 【図１３】ＣＤ方式の信号フォーマットを示す図であ
る。 【図１４】サンプル値とＥＦＭ信号の説明図である。 【図１５】従来の変調回路例を示すブロック図である。 【符号の説明】 １１ ＥＦＭＲＯＭ １２ サブコードシンク付加回路 １３ 疑似フレームシンク付加回路 １４ レジスタ １５ フレームシンク変換回路 １６ パラレルイン／シリアルアウト（Ｐ／Ｓ）レジス
タ １７ ＮＲＺＩ変調回路 １８ ＥＦＭ信号 ２０ 禁止マージンビット判別回路 ４０ マージンビット発生回路 ４１，４２ デコーダ ４３ プログラマブルロジックアレイ（ＰＬＡ） ４４ 最適マージンビット ６０ ディジタルサムヴァリエーション（ＤＳＶ）積分
回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 入力するｍビット符号系列をそれぞれｎ
   （但し、ｎ＞ｍ）チャネルビットパターンに変換し、こ
   のｎチャネルビットパターン間を複数種類の中から選択
   されるマージンビットにより結合してデータ符号列を生
   成した後にＮＲＺＩ変調する変調回路において、前記マージンビットを入力して所定の規格に抵触する否
   かを判別し、前記結合に用いるべきではないマージンビ
   ットである場合には禁止信号を発生する判別回路と、 前記ＮＲＺＩ変調された信号の直流成分を積分し、当該
   積分により得られる累積ディジタルサムバリエーション
   に応じた制御信号を出力する積分回路と、 予めプログラムされた前記マージンビットの中から前記
   判別回路による禁止信号及び前記積分回路による制御信
   号に応じて前記累積ディジタルサムバリエーションを零
   に近づけるための最適なマージンビットを選択するマー
   ジンビット発生回路とを備え、 前記マージンビット発生回路は、 前記ＮＲＺＩ変調された信号波形の最終レベル及び前記
   積分回路による制御信号をデコードして前記累積ディジ
   タルサムバリエーションの制御方向命令用の制御信号を
   出力する第１のデコーダと、 前記累積ディジタルサムバリエーションの変化分をデコ
   ードして前記マージンビットの直流成分場合分け用の制
   御信号を出力する第２のデコーダと、 前記判別回路から出力される禁止信号と、前記第１のデ
   コーダから出力される制御方向命令用の制御信号と、前
   記第２のデコーダから出力される直流成分場合分け用の
   制御信号とを入力して、予めプログラムされた前記マー
   ジンビットの中から前記累積ディジタルサムバリエーシ
   ョンを零に近づけるための最適なマージンビットを出力
   する論理回路とを有する ことを特徴とする変調回路。