JP3387106B2

JP3387106B2 - 変調回路

Info

Publication number: JP3387106B2
Application number: JP25069891A
Authority: JP
Inventors: 和年清水目
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 2003-03-17
Anticipated expiration: 2018-03-17
Also published as: JPH06111487A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル音声信号
等を記録する記録系の変調回路に関し、例えば、コンパ
クトディスク（ＣＤ）方式準拠の追記型（以下、ＷＯと
いう）や書換え型（以下、ＭＯという）のＣＤ記録再生
装置の変調回路において、チャネルコーディングのディ
ジタルサムヴァリエーション（以下、ＤＳＶという）の
制御に適用される。

【０００２】

【従来の技術】ディジタル音声信号等の記録において、
ディジタル信号は、誤り検出訂正符号が付加された後、
変調回路に供給され記録再生系の特性に適した符号に変
換（チャネルコーディング）される。

【０００３】図６（Ａ）は、ＣＤ方式の信号フォーマッ
トの概要を示す図であり、変調方式としては８−１４変
換（以下、ＥＦＭという）が用いられる。

【０００４】ＥＦＭは、入力する８ビット符号（以下、
シンボルという）を１４チャネルビットの符号に変換
し、２４チャネルビットの同期信号と１４チャネルビッ
トのサブコードを付加した後、これらの符号間を３チャ
ネルビットのマージンビットで連結し、ＮＲＺＩ記録す
る変調方式である。

【０００５】図６（Ｂ）はＣＤ方式のフレーム構成を示
す図である。

【０００６】図示のように、１シンクフレーム（６標本
値区間、ＬおよびＲチャネル各６サンプル、１サンプル
は１６ビットデータ）期間にＣＩＲＣ（クロスインター
リーブリードソロモンコード）エンコーダから変調回路
に入力する２４シンボルのデータと８シンボルのパリテ
ィは、それぞれ１４チャネルビットに変換され、３チャ
ネルビットのマージンビットで連結されて図示のよう
に、フレーム当り５８８チャネルビットとされ、４．３
２１８ＭｂｐｓのチャネルビットレートでＣＤ上にＮＲ
ＺＩ記録される。

【０００７】ここで、変調回路に入力する各シンボル
は、例えば、ルックアップテーブルＲＯＭを参照して、
“１”と“１”間の“０”の個数が２個以上かつ１０個
以下のチャネルビットパターンにそれぞれ変換される。
また、フレーム同期信号Ｓｆのチャネルビットパターン
は“１００００００００００１００００００００００１
０”であり、マージンビットパターンは“０００”、
“００１”、“０１０”および“１００”のうちの一つ
が選択される。更に、１サブコーディングフレームは９
８フレームで構成され、第０および第１フレームのサブ
コードとしてサブコードシンク信号Ｓ₀（＝“００１０
０００００００００１”）、Ｓ₁（＝“０００００００
００１００１０”）が付加される（図６（Ｃ）参照）。

【０００８】図７は、サンプル値の１例について、ＥＦ
Ｍ後のチャネルビットパターンとＤＳＶ（ディジタルサ
ムバリエーション）を示す図である。

【０００９】１６ビットの１サンプルは、上位８ビット
と下位８ビットに分割され、ＣＩＲＣエンコーダを介し
て変調回路に入力し、８ー１４変換されてインフォメー
ションビットとされる。インフォメーションビットの
“１”と“１”の間には前述のように２個以上かつ１０
個以下の“０”が介在する。マージンビットとして“０
００”、“００１”、“０１０”および“１００”のう
ちの１種が選ばれ、インフォメーションビット同士の連
結箇所についてもこの規則が常に成立するようにされ、
１７チャネルビット（但し、フレーム同期信号Ｓｆの場
合は２７チャネルビット）を単位とするＥＦＭ信号が変
調回路から４．３２１８Ｍｂｐｓで出力される。

【００１０】このように、任意のチャネルビット“１”
と次のチャネルビット“１”の間には２個以上１０個以
下のチャネルビット“０”が介在するので、ＮＲＺＩ記
録波形のハイレベルまたはローレベルの継続期間（記録
波長）は必ず３Ｔ以上１１Ｔ以下となる（図７参照）。
即ち、この場合、最短記録波長は３Ｔ、最長記録波長は
１１Ｔである。但し、Ｔはチャネルクロック４．３２１
８ＭＨｚの１周期であり、以下、これをＥＭＦ３Ｔ〜１
１Ｔルールという。

【００１１】ＮＲＺＩ記録波形のＤＣバランスの指標と
してディジタルサムバリエーション（ＤＳＶ）を考え
る。ＤＳＶは記録波形の時間積分として与えられる。即
ち、記録波形のハイレベルが単位時間Ｔだけ継続したと
きのＤＳＶの変化分を＋１とし、ローレベルが単位時間
Ｔだけ継続したときのＤＳＶの変化分をー１とする。

【００１２】時刻ｔ₀におけるＤＳＶの初期値を零と仮
定した場合のＤＳＶの時間に関する変化を図７の最下段
に示す。ここで、期間ｔ₁〜ｔ₂における変調信号は１７
チャネルビットパターン“０１０００００１０００００
１００１”によって一義的に定まるものではなく、時刻
ｔ₁における変調信号レベル、つまり、期間ｔ₀〜ｔ₁に
おける変調信号波形の最終レベル（以下，ＣＷＬＬとい
う）に依存する。従って、図示の変調信号波形は時刻ｔ
₀においてＣＷＬＬがローレベル（ＣＷＬＬ＝“０”）
の場合であり、時刻ｔ₀においてＣＷＬＬ＝“１”（ハ
イレベル）の場合の変調信号波形はハイレベルとローレ
ベルとを置き換えた逆パターンになる。同様に、ＤＳＶ
の増減もＣＷＬＬに依存し、時刻ｔ₀においてＣＷＬＬ
＝“０”の場合、インフォメーションビットパターン
“０１０００１００１０００１０”によるＤＳＶの変化
分（以下、１４ＮＷＤという）、つまり期間ｔ₀〜ｔ
₀₊₁₄におけるＤＳＶの変化分は図示のように＋２であ
る。図とは逆に、時刻ｔ₀においてＣＷＬＬ＝“１”な
ら１４ＮＷＤ＝−２となる。また、期間ｔ₀₊₁₄〜ｔ₁₊₁₄
におけるＤＳＶの変化分を１７ＮＷＤという。

【００１３】期間ｔ₀₊₁₄〜ｔ₁に挿入されるマージンビ
ットについて説明する。

【００１４】４種類のマージンビット“０００”、“０
０１”、“０１０”および“１００”のうち、ＥＦＭ３
Ｔ〜１１Ｔルールにより“００１”と“１００”は挿入
できず、“０１０”または“０００”が挿入可能であ
る。即ち、マージンビットの前に出力される前回のイン
フォメーションビットパターンの終端の“０”の個数を
Ｂとし、後に出力される今回のインフォメーションビッ
トパターンの先端の“０”の個数をＡとすれば、Ｂ＝１
かつＡ＝１であるためマージンビットの先端は“０”か
つ終端は“０”でなければならず、挿入可能なマージン
ビットパターンは“０ｘ０”となる。

【００１５】マージンビットとして“０１０”を挿入し
たときのＤＳＶを実線で、また“０００”を挿入したと
きのＤＳＶを点線で図７に示す。

【００１６】このように、４種類のうち２つ以上のマー
ジンビットの付加が可能な場合、今回のインフォメーシ
ョンビットの１４ＮＷＤに基づいてＤＳＶがなるべく小
さくなるように、いずれか１つのマージンビットが選択
される。即ち、時刻ｔ₁₊₁₄でのＤＳＶは、“０１０”の
とき＋３、“０００”のときー１であるから、最適マー
ジンビットとして“０００”が選択され、これが期間ｔ
₀₊₁₄〜ｔ₁に付加される。

【００１７】上述のように、マージンビットは、まず、
インフォメーションビットパターン同士の連結点でＥＦ
Ｍ３Ｔ〜１１Ｔルールを満足するように選択され、次
に、若し複数のマージンビットの挿入が可能ならＤＳＶ
を最も零に近ずけるようなマージンビットを選択する。

【００１８】図８は、特開平１ー第３１９１７８号で開
示された変調回路のブロック図である。

【００１９】１０１はＣＩＲＣエンコーダ（図示せず）
から入力する各シンボルの入力端子、１０２は４．３２
１８ＭＨｚのシステムクロックＳｃの入力端子、１０３
はフレームシンクタイミング信号の入力端子、１０４は
サブコーディングフレームのシンクタイミング信号の入
力端子である。

【００２０】入力端子１０１に順次入力するシンボルは
ＲＯＭ１１１により８ー１４変換されてレジスタ１１２
に格納されると共に、１４ビットデータの先端と終端の
“０”の個数を表す２つの４ビットデータＡ，Ｂがレジ
スタ１１２に格納される。

【００２１】各フレームのシンクタイミング、サブコー
ディングフレームのシンクタイミングにおいては、シス
テム制御回路１１５の制御によりＲＯＭ１１６から疑似
フレームシンク信号Ｓ’ｆ、サブコーディングフレーム
のシンク信号Ｓ₀，Ｓ₁が、それぞれ１４ビットデータと
して出力されてレジスタ１１２に格納される。ここで、
２４ビットのフレームシンク信号Ｓｆは、かりに１４ビ
ットの疑似フレームシンク信号Ｓ’ｆ（＝“１００００
００００００１００”）とされ、出力時に２４ビットの
フレームシンク信号Ｓｆに変換される。また、シンク信
号Ｓ’ｆ，Ｓ₀，Ｓ₁の先端および終端の“０”の個数を
表す２つの４ビットデータＡ，Ｂがレジスタ１１２に格
納される。

【００２２】レジスタ１１２に格納された１４ビットデ
ータはレジスタ１１３、１１４へ順次転送されるので、
レジスタ１１３には前回の１４ビットデータが、またレ
ジスタ１１４には前前回の１４ビットデータが格納され
る。４ビットデータＡはレジスタ１１２からＲＯＭ１１
７、１１８に供給され、４ビットデータＢはレジスタ１
１２からレジスタ１１３へ転送されるので、前回の４ビ
ットデータＢがレジスタ１１３からＲＯＭ１１７、１１
８に供給される。

【００２３】ＲＯＭ１１７は４ビットデータＡと前回の
４ビットデータＢとをアドレス入力とし、ＥＦＭ３Ｔ〜
１１Ｔルールを満足するマージンビットをセレクタ１２
０に出力する。ＥＦＭ３Ｔ〜１１Ｔルールには違反しな
いが、マージンビットによって接続されたビットパター
ンの中に２４ビットのフレームシンク信号Ｓｆと同一の
ビットパターンを含む結果となる例外的な組合せ（１１
例）の場合、ＲＯＭ１１８はこのような組合せが発生し
ないように特に制限したマージンビットを出力する。即
ち、ＲＯＭ１１８は例外的禁則発生時のマージンビット
をセレクタ１２０に出力する。

【００２４】検出回路１１９はレジスタ１１２、１１
３、１１４に格納された３つの１４ビットデータとレジ
スタ１４２に格納された前回のマージンビットとを参照
して、上述した例外的な組合せの発生を検出し、マージ
ンビットの読み出しをＲＯＭ１１７からＲＯＭ１１８に
切り換える。ＲＯＭ１１７またはＲＯＭ１１８から出力
されるマージンビットはセレクタ１２０を介してＲＯＭ
１２２にアドレスとして入力する。また、ＲＯＭ１２３
にはレジスタ１１２から１４ビットデータがアドレスと
して入力する。

【００２５】ＲＯＭ１２２は入力するマージンビットに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２５に、極性は極性レジスタ１２７に格納され
る。また、ＲＯＭ１２３は入力する１４ビットデータに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２４に、極性は極性レジスタ１２６に格納され
る。

【００２６】ＲＯＭ１１７または１１８から出力される
マージンビットは最多の場合で４種類（以下、第１、第
２、第３及び第４マージンビットという）であるが、処
理の統一を計るため常に４種類のマージンビットが出力
される。このうちの最適マージンビットは次のようにし
て決定される。

【００２７】１）第１マージンビットのテスト：セレ
クタ１２１の制御により、セレクタ１２０は第１マージ
ンビットをアドレス入力としてＲＯＭ１２２に供給す
る。ＲＯＭ１２２から出力される第１マージンビットに
対するＤＳＶとその極性はレジスタ１２５と１２７にそ
れぞれ格納される。これと同時に、ＲＯＭ１２３から出
力される１４ビットデータに対するＤＳＶとその極性は
レジスタ１２４と１２６にそれぞれ格納される。

【００２８】レジスタ１３０から出力される累積ＤＳＶ
の極性は、論理回路１３１を介して加減算回路１２８に
与えられ、負極性なら入力Ｂプラス入力Ａ、正極性なら
入力Ｂマイナス入力Ａの演算が行われる。ここで、入力
Ｂはレジスタ１２９から供給される累積ＤＳＶであり、
入力Ａはレジスタ１２５から供給される第１マージンビ
ットに対するＤＳＶである。加減算回路１２８の演算結
果、即ち第１マージンビットを付加した場合の累積ＤＳ
Ｖは、レジスタ１３２に格納される。また、演算結果の
絶対値は絶対値回路１３４を介して、レジスタ１３５に
格納される。

【００２９】次に、レジスタ１３２に格納された第１マ
ージンビット付加時の累積ＤＳＶは入力Ｂとして加減算
回路１２８に供給され、レジスタ１２４に格納された１
４ビットデータに対するＤＳＶは入力Ａとして加減算回
路１２８に供給され、入力Ｂと入力Ａとの加算または減
算が行われる。ここで、加算または減算の演算制御信号
は、レジスタ１３０に格納された累積ＤＳＶの極性とレ
ジスタ１２７に格納された第１マージンビットの極性と
の排他的論理和として論理回路１３１から供給される。

【００３０】加減算回路１２８の演算結果とその絶対値
は、レジスタ１３２とレジスタ１３５にそれぞれ格納さ
れる。

【００３１】論理回路１３１はレジスタ１２６、１２
７、１３０に格納された３つの極性の排他的論理和を演
算し、この演算結果はレジスタ１３８に格納される。

【００３２】レジスタ１３２に格納された累積ＤＳＶの
計算に用いたマージンビットの番号（ここでは、第１マ
ージンビットの「１」）は、インジケータ１４０に格納
される。

【００３３】２）第２マージンビットのテスト：セレ
クタ１２１の制御によりセレクタ１２０を介して、ＲＯ
Ｍ１２２には第２マージンビットがアドレスとして入力
し、ＲＯＭ１２２から出力された第２マージンビットの
ＤＳＶとその極性はレジスタ１２５と１２７にそれぞれ
格納される。

【００３４】加減算回路１２８による第２マージンビッ
ト付加時の累積ＤＳＶの計算は、第１マージンビットの
場合と同様に行われる。第２マージンビット以降の場
合、演算結果とその絶対値は、第１マージンビットの場
合とは異なり（レジスタ１３２と１３５ではなく）、レ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。

【００３５】レジスタ１３３に格納された第２マージン
ビット付加時の累積ＤＳＶを入力Ｂとする加減算回路１
２８による１４ビットデータ付加時の累積ＤＳＶの演算
は、第１マージンビットの場合と同様に行われ、第２マ
ージンビット以降の場合には演算結果とその絶対値はレ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。

【００３６】次に、既にテスト済みのマージンビットよ
りも、今回のマージンビットの方が適当か否かの判定を
行う。マージンビットは累積ＤＳＶの絶対値をなるべく
零に近ずけるように選ばれるので、レジスタ１３５に格
納された前回の累積ＤＳＶの絶対値とレジスタ１３６に
格納された今回の累積ＤＳＶの絶対値とを比較する。即
ち、論理回路１３１の制御により減算モードとされた加
減算回路１２８は、レジスタ１３５から供給される第１
マージンビットについての累積ＤＳＶの絶対値を入力Ｂ
とし、レジスタ１３６から供給される第２マージンビッ
トについての累積ＤＳＶの絶対値を入力Ａとして、入力
Ｂから入力Ａを減算する。

【００３７】この減算結果が正の場合、即ち第２マージ
ンビットの累積ＤＳＶの方が零に近い場合には、レジス
タ１３３の内容をレジスタ１３２に格納し、論理回路１
３１から出力されるレジスタ１２６、１２７、１３０の
３つの極性の排他的論理和をレジスタ１３８に格納する
と共に、レジスタ１３２に格納した累積ＤＳＶの計算に
用いたマージンビットの番号（ここでは、第２マージン
ビットの「２」）をインジケータ１４０に格納する。な
お、減算結果が負または零の場合には、上述のようなレ
ジスタ１３２、１３８とインジケータ１４０の内容更新
は行わない。

【００３８】このようにして、レジスタ１３２には今迄
テストしたマージンビットのうちで最適なマージンビッ
トを用いた場合の累積ＤＳＶが格納され、レジスタ１３
８にはその極性が格納されると共に、インジケータ１４
０には最適マージンビット番号が格納される。

【００３９】３）第３マージンビットのテスト：セレ
クタ１２０を介して供給される第３マージンビットにつ
いても、第２マージンビットの場合と全く同様の処理が
行われる。この結果、レジスタ１３２には今迄テストし
た第１〜第３マージンビットのうちで最適なマージンビ
ットの累積ＤＳＶが格納され、レジスタ１３８にはその
極性が格納されると共に、インジケータ１４０には最適
マージンビット番号が格納される。

【００４０】４）第４マージンビットのテスト：セレ
クタ１２０を介して供給される第４マージンビットにつ
いても、第２、第３マージンビットの場合と全く同様の
処理が行われる。この結果、レジスタ１３２には全ての
マージンビットのうちで最適なマージンビットの累積Ｄ
ＳＶが格納され、レジスタ１３８にはその極性が格納さ
れると共に、インジケータ１４０には最適マージンビッ
ト番号が格納される。

【００４１】上述のテスト１）〜４）の結果、最適なマ
ージンビットが判明し、次に、出力処理を行う。

【００４２】インジケータ１４０に格納された最適なマ
ージンビットの番号は、セレクタ１２１を介してセレク
タ１２０に与えられ、セレクタ１２０はＲＯＭ１１７ま
たは１１８から入力するマージンビットのうち最適なマ
ージンビットを選択してレジスタ１４１に出力する。ま
た、レジスタ１３２に格納された最適マージンビット使
用時の累積ＤＳＶを累積ＤＳＶレジスタ１２９に格納す
ると共に、レジスタ１３８に格納された極性を累積極性
レジスタ１３０に格納して、両累積レジスタ１２９、１
３０の更新を行う。

【００４３】このようにして、レジスタ１１２に格納さ
れた現在の１４ビットデータに対する最適マージンビッ
トの選定と出力は終了し、ＲＯＭ１１１またはＲＯＭ１
１６から次の１４ビットデータと２つの４ビットデータ
Ａ，Ｂが出力されてレジスタ１１２に格納される。これ
と同時に、レジスタ１４１に格納された現在の１４ビッ
トデータに対する最適マージンビットは、レジスタ１４
２に転送されて格納される。

【００４４】レジスタ１４２から出力される最適マージ
ンビットに、レジスタ１１３から出力される今回の１４
ビットデータを連結した１７ビットデータが、パラレル
イン／シリアルアウトのシフトレジスタ１４３にロード
され、引き続く１７システムクロック（Ｓｃ）期間に１
７チャネルビットのシリアルデータとして排他的論理和
（ＸＯＲ）回路１４４に出力される。入力端子１０２か
らシステム制御回路１１５を介して供給されるフレーム
シンクタイミング信号に基づいて、ＸＯＲ回路１４４
は、シフトレジスタ１４３から入力するシリアルデータ
のうち１４ビットの疑似フレームシンク信号Ｓ’ｆを正
規の２４ビットフレームシンク信号Ｓｆに変換した後、
フリップフロップ回路１４５を介して、４、３２１８Ｍ
ｂｐｓのＥＦＭ信号として出力する。

【００４５】上述の従来例においては、累積ＤＳＶのオ
ーバーフローを防止するため、サブコーディングフレー
ム毎に（つまり、９８シンクフレーム毎に）累積ＤＳＶ
レジスタ１２９と累積極性レジスタ１３０のリセットが
行われる。

【００４６】

【発明が解決しようとする課題】上述した従来の変調回
路においては、４種類のマージンビットの個々について
累積ＤＳＶとその極性を実際に算出し、その結果から最
適マージンビットを選定していた。しかし、選択可能な
マージンビットはＥＦＭ３Ｔ〜１１Ｔルールによって制
限され、かつフレームシンク信号が誤って発生しないよ
うにするため、累積ＤＳＶの理想制御（累積ＤＳＶを常
に零に近づける制御）が可能とは限らない。この結果、
累積ＤＳＶを有限語長（例えば、８ビットデータ）とし
て取り扱う場合、累積ＤＳＶの値が数値範囲（この例で
は、＋１２７〜−１２８）を超えてしまう（以下、累積
ＤＳＶのオーバーフローという）ことがあり、制御不能
に陥るという課題があった。このため、前述した従来例
では、サブコーディングフレーム（９８シンクフレー
ム）毎に累積ＤＳＶをリセットする必要があった。

【００４７】そこで、この発明は、累積ＤＳＶを算出す
る積分回路の直流利得を有限値とすることにより累積Ｄ
ＳＶのオーバーフローを防止すると共に、算出したこの
累積ＤＳＶに基づいて、累積ＤＳＶの望ましい制御方向
を指示するための制御信号をマージンビット発生回路に
出力するように構成した変調回路を提案するものであ
る。

【００４８】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る変調回路は、入力するｍビット符号系
列をそれぞれｎ（但し、ｎ＞ｍ）チャネルビットパター
ンに変換し、このｎチャネルビットパターン間を複数種
類の中から選択されるマージンビットにより結合してデ
ータ符号列を生成した後にＮＲＺＩ変調する変調回路に
おいて、マージンビットを入力して所定の規格に抵触す
るか否かを判別し、結合に用いるべきではないマージン
ビットである場合には禁止信号を発生する判別回路と、
ＮＲＺＩ変調された変調信号の直流成分を積分し、当該
積分により得られる累積ディジタルサムバリエーション
に応じた制御信号を出力する積分手段と、予めプログラ
ムされたマージンビットの中から判別回路による禁止信
号及び積分手段による制御信号に応じて累積ディジタル
サムバリエーションを零に近づけるための最適なマージ
ンビットを選択するマージビット発生回路とを備え、積
分手段はＮＲＺＩ変調された信号を計測するＤＳＶ計測
回路と、このＤＳＶ計測回路により計測された信号の直
流成分を積分する積分回路と、この積分回路より得られ
た積分結果を量子化して累積ディジタルサムバリエーシ
ョンに応じた制御信号をマージビット発生回路へ出力す
る量子化回路とを有することを特徴とするものである。

【００４９】

【作用】この発明に係る変調回路によれば、入力するｍ
ビット符号系列をそれぞれｎ（但し、ｎ＞ｍ）チャネル
ビットパターンに変換し、このｎチャネルビットパター
ン間を複数種類の中から選択されるマージンビットによ
り結合してデータ符号列を生成した後にＮＲＺＩ変調す
る場合に、図２に示す禁止マージンビット判別回路２０
では、マージンビットを入力して所定の規格に抵触する
か否かが判別され、このマージンビットがｎチャネルビ
ットパターン間の結合に用いるべきではないマージンビ
ットである場合には禁止信号が発生される。また、積分
手段を構成するＤＳＶ積分回路６０では、ＮＲＺＩ変調
された変調信号の直流成分が積分され、当該積分により
得られる累積ディジタルサムバリエーション（以下ＤＳ
Ｖという）に応じた制御信号がマージビット発生回路４
０へ出力される。つまり、ＤＳＶ積分回路６０のＤＳＶ
計測回路６１ではＮＲＺＩ変調された信号が計測され
る。このＤＳＶ計測回路６１により計測された信号の直
流成分は積分回路６２により積分される。この積分回路
６２より得られた積分結果はローカル量子化回路６３に
よって量子化され、累積ＤＳＶに応じた制御信号がマー
ジビット発生回路４０へ出力される。マージビット発生
回路４０では、予めプログラムされたマージンビットの
中から禁止マージンビット判別回路２０による禁止信号
及びＤＳＶ積分回路６０による制御信号に応じて累積デ
ィジタルサムバリエーションを零に近づけるための最適
なマージンビットを選択するようになされる。このＤＳ
Ｖ積分回路６０の一例を示す図１において、アップ／ダ
ウン（Ｕ／Ｄ）カウンタ６５は、ＥＦＭ信号がハイレベ
ルの時システムクロックＳｃをアップカウントし、ＥＦ
Ｍ信号がローレベルの時システムクロックＳｃをダウン
カウントする。３チャネルビットのマージンビットとこ
れに続く１４チャネルビットを１単位とし、この１７チ
ャネルビット（但し、シンクフレーム信号の場合のみ２
７チャネルビット）のＤＳＶ、即ち１７ＮＷＤを計数す
る。この計数結果は、タイミング信号によりレジスタ６
６に格納される。これと同時にＵ／Ｄカウンタ６５は次
の１７ＮＷＤのカウントのためリセットされる。ここ
で、Ｕ／Ｄカウンタ６５とレジスタ６６はＤＳＶ計測回
路６１を構成する。

【００５０】レジスタ６６に格納された１７ＮＷＤは積
分回路６２に供給されてリーキィ（ｌｅａｋｙ）に積分
され、積分結果（以下、累積ＤＳＶという）はローカル
量子化回路６３に出力される。ここで、積分回路６２は
加算器６７と遅延器６８と係数器６９で構成される。ま
た、リーキィな積分のため、即ち累積ＤＳＶの発散を回
避するため、計数器６９の係数αは１より小（α＜１）
に設定される。

【００５１】ローカル量子化回路６３は、供給された累
積ＤＳＶを次の３つの領域に量子化し、累積ＤＳＶの望
ましい制御方向を指示する制御信号としてマージンビッ
ト発生回路４０（図２参照）に出力する。

【００５２】第１に、累積ＤＳＶの絶対値が所定値Ｂｄ
以下（Ｂｄ≧累積ＤＳＶ≧−Ｂｄ）の場合、累積ＤＳＶ
は実質的に零に等しいと見なし、次の１７ＮＷＤによっ
て累積ＤＳＶをなるべく変化させないように指示する制
御信号“０１０”を量子化出力とする。ここで、所定値
Ｂｄは不感帯（＋Ｂｄ〜−Ｂｄ）を形成し、この不感帯
により累積ＤＳＶ制御系の安定度が向上する。

【００５３】第２に、累積ＤＳＶが所定値Ｂｄより大
（累積ＤＳＶ＞Ｂｄ）の場合、累積ＤＳＶを減少させる
（零に近づける）ことが望ましいので、累積ＤＳＶの減
少を指示する制御信号“００１”を量子化出力とする。

【００５４】第３に、累積ＤＳＶが負の所定値−Ｂｄよ
り小（累積ＤＳＶ＜−Ｂｄ）の場合、累積ＤＳＶを増加
させる（零に近づける）ことが望ましいので、累積ＤＳ
Ｖの増加を指示する制御信号“１００”を量子化出力と
する。

【００５５】

【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。

【００５６】図１は、この発明に係るＤＳＶ積分回路６
０の一例を示すブロック図である。

【００５７】図２は、上記ＤＳＶ積分回路６０を搭載し
た、この発明に係る変調回路を示すブロック図である。

【００５８】まず、図２について説明する。

【００５９】入力端子１０には、図示しないデータ発生
回路から前述のように１シンクフレーム当たり３２シン
ボルのデータが入力する。８ビットの各シンボルはＥＦ
ＭＲＯＭ１１によりそれぞれ１４ビットデータに８−１
４変換される。

【００６０】サブコーディングフレームを構成する９８
シンクフレームの第０および第１シンクフレームには、
前述のように１４ビットのサブコードシンク信号Ｓ0お
よびＳ1が付加される。このサブコードシンク信号Ｓ0、
Ｓ1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路１２によっ
て行われる。

【００６１】疑似フレームシンク付加回路１３は、図示
しないフレームシンクタイミング信号に基づき、１４ビ
ットの疑似フレームシンク信号Ｓ′ｆ（＝“１ｘｘｘｘ
ｘｘｘｘｘｘｘ１０”）を各シンクフレームの先頭に付
加する。疑似フレームシンク信号Ｓ′ｆの先端１ビット
および終端２ビットのビットパターンは正規の２４ビッ
トフレームシンク信号Ｓｆ（＝“１０００００００００
０１００００００００００１０”）のそれと同一である
ので、マージンビットを選択する場合、他の１４ビット
データと全く同一の処理が可能となる。

【００６２】サブコーディングフレームを構成する９８
シンクフレームの第０および第１シンクフレームには、
前述のように１４ビットのサブコードシンク信号Ｓ0お
よびＳ1が付加される。このサブコードシンク信号Ｓ0、
Ｓ1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路１２によっ
て行われる。

【００６３】疑似フレームシンク付加回路１３は、図示
しないフレームシンクタイミング信号に基づき、１４ビ
ットの疑似フレームシンク信号Ｓ′ｆ（＝“１ｘｘｘｘ
ｘｘｘｘｘｘｘ１０”）を各シンクフレームの先頭に付
加する。疑似フレームシンク信号Ｓ′ｆの先端１ビット
および終端２ビットのビットパターンは正規の２４ビッ
トフレームシンク信号Ｓｆ（＝“１０００００００００
０１００００００００００１０”）のそれと同一である
ので、マージンビットを選択する場合、他の１４ビット
データと全く同一の処理が可能となる。

【００６４】サブコードシンク信号Ｓ0、Ｓ1および疑似
フレームシンク信号Ｓ′ｆを含む１４ビットデータＤｐ
は、順次レジスタ１４に供給されてラッチされると共
に、その上位１２ビットは禁止マージンビット判別回路
２０に供給される。これと同時に、レジスタ１４にそれ
までラッチされていた前の１４ビットデータＤｂはフレ
ームシンク変換回路１５と禁止マージンビット判別回路
２０に出力されると共に、この１４ビットデータＤｂの
下位２ビットはレジスタ３１に格納される。前回格納し
た下位２ビット、つまり前々回の１４ビットデータＤｂ
ｂの下位２ビットは、レジスタ３１から禁止マージンビ
ット判別回路２０に供給される。また、後述するマージ
ンビット発生回路４０から供給される今回のマージンビ
ットＭｐはレジスタ３２に格納される。前回格納した３
ビットデータ、つまり前回のマージンビットＭｂはレジ
スタ３２から禁止マージンビット判別回路２０に供給さ
れる。

【００６５】禁止マージンビット判別回路２０は、今回
の１４ビットデータＤｐの上位１２ビット、前回の１４
ビットデータＤｂ、前回のマージンビットＭｂおよび前
々回の１４ビットデータＤｂｂの下位２ビットに基づい
て、ＥＦＭ３Ｔ〜１１Ｔルールと例外的禁止ルールとに
抵触するマージンビットを判別し、禁止信号としてマー
ジンビット発生回路４０に出力する。この禁止信号は４
ビットからなり、各ビットは４種類のマージンビット
“１００”、“０１０”、“００１”、“０００”にそ
れぞれ対応する。例えば、ＥＦＭ３Ｔ〜１１Ｔルールと
例外的禁止ルールにより第１および第３マージンビット
“１００”、“００１”が禁止される場合、４ビットの
禁止信号は“１０１０”とされる。

【００６６】ここで、疑似フレームシンク付加回路１
３、レジスタ１４，３１，３２、並びに禁止マージンビ
ット判別回路２０は、判別回路３０を構成する。

【００６７】即ち、判別回路３０は、サブコードシンク
付加回路１２から供給される１４ビットデータＤｐと、
マージンビット発生回路４０から供給されるマージンビ
ットＭｐとを入力信号とし、前回の１４ビットデータＤ
ｂをフレームシンク変換回路１５に出力すると共に、前
回の１４ビットデータＤｂと今回の１４ビットデータＤ
ｐとの連結に用いてはならないマージンビットを示す４
ビットの禁止信号をマージンビット発生回路４０に出力
する。

【００６８】図３は、禁止マージンビット判別のアルゴ
リズムを示す図である。

【００６９】禁止マージンビット判別回路２０は、入力
信号Ｄｐ，Ｄｂ，ＭｂおよびＤｂｂのうち、図３、図４
中にハッチングで示されるビットのテストを行い、その
結果に応じて前回の１４ビットデータＤｂと今回の１４
ビットデータＤｐとの連結に用いてはならないマージン
ビットＭinhを判別し、４ビットの禁止信号Ｓinhをマー
ジンビット発生回路４０に供給する。

【００７０】図３において、ＥＦＭ３Ｔ〜１１Ｔルール
による禁止マージンビットＭinhの判別アルゴリズムは
次の通りである。

【００７１】１）今回の１４ビットデータＤｐの前端の
“０”の個数Ａと、前回の１４ビットデータＤｂの終端
の“０”の個数Ｂとの合計が８個以上（Ａ＋Ｂ≧８）の
場合：マージンビット“０００”が禁止される（Ｍinh
＝“０００”）。

【００７２】２）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）または次位ビットＣ２が
“１”（Ａ＝１）、若しくは前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが９個（Ｂ＝９）の場合：マ
ージンビット“００１”が禁止される（Ｍinh＝“００
１”）。

【００７３】３）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）、または前回の１４ビッ
トデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝０）
の場合：マージンビット“０１０”が禁止される（Ｍin
h＝“０１０”）。

【００７４】４）今回の１４ビットデータＤｐの終端の
“０”の個数が９個（Ａ＝９）、若しくは前回の１４ビ
ットデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝
０）または次位ビットＣ１３が“１”（Ｂ＝１）の場
合：マージンビット“１００”が禁止される（Ｍinh＝
“１００”）。

【００７５】図４において、ＥＦＭ３Ｔ〜１１Ｔルール
には抵触しないが、フレームシンク信号の誤発生を防止
するために禁止されるマージンビット、即ち例外的禁止
ルールによる禁止マージンビットの判定は次の通りであ
る。

【００７６】ケース（１）：前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが７個、かつ今回のタイミン
グでフレームシンク信号が発生する場合。

【００７７】ケース（２）：前回にフレームシンク信号
が発生しており、今回の１４ビットデータのＣ１〜Ｃ６
が０（Ａ＝６）の場合。

【００７８】ケース（３）：「Ｂ＝７、かつＤｐの上位
１１ビット＝“１００００００００００”」の場合。

【００７９】ケース（４）：「Ｄｂの下位１３ビット＝
“００００００００００１００”、かつＡ＝５」の場
合。

【００８０】ケース（５）：「Ｂ＝６、かつＤｐの上位
１２ビット＝“０１００００００００００”」の場合。

【００８１】ケース（６）：「Ｄｂの下位１２ビット＝
“００００００００００１０”、かつＡ＝６」の場合。

【００８２】ケース（７）：「Ｄｂの下位１１ビット＝
“００００００００００１”、かつＡ＝７」の場合。

【００８３】ケース（８）：「前回のマージンビットＭ
ｂ＝“０００”、かつＤｂ＝“０００００００１０００
０００”、かつＡ＝１」の場合。

【００８４】ケース（９）：「前々回の１４ビットデー
タＤｂｂの最下位ビットＣ１４＝“０”、かつＭｂ＝
“０００”、かつＤｂ＝“００００００１００００００
０”」の場合。

【００８５】ケース（１０）：「Ｍｂ＝“ｘ００”、か
つＤｂ＝“００００００００１０００００”、かつＡ＝
２」の場合。

【００８６】以上、ケース（１）〜（１０）の場合、マ
ージンビット“０００”が禁止される（Ｍinh＝“００
０”）。

【００８７】ケース（１１）：「Ｄｂｂの終端＝“０
０”、かつＭｂ＝“０００”、かつＤｂ＝“０００００
１００００００００”」の場合、マージンビット“００
１”が禁止される（Ｍinh＝“００１”）。

【００８８】図２において、フレームシンク変換回路１
５は、図示しないフレームシンクタイミングに基づい
て、順次入力する１４ビットデータのうち疑似フレーム
シンク信号Ｓ′ｆを正規の２４ビットフレームシンク信
号Ｓｆに変換した後、また他の１４ビットデータはその
まま、Ｐ／Ｓレジスタ１６に供給する。２４ビットのパ
ラレルイン／シリアルアウト（Ｐ／Ｓ）レジスタ１６
は、４．３２１８ＭＨｚのチャネルビットクロックに基
づいて、１４ビットデータ（フレームシンク信号Ｓｆの
場合のみ２４ビットデータ）と、３ビットデータ（マー
ジンビット）とを交互にシリアル出力する。

【００８９】４．３２１８Ｍｂｐｓの速度で出力される
シリアル信号は、ＮＲＺＩ回路１７によるＮＲＺＩ変調
後、ＥＦＭ信号として、例えばロータリトランス、記録
アンプを介して記録ヘッド、或いはレーザーダイオード
（共に図示せず）に供給され、ＣＤ上にディジタル記録
される。

【００９０】この発明に係るＤＳＶ積分回路６０は、入
力するＥＦＭ信号から累積ＤＳＶを算出し、この累積Ｄ
ＳＶに基づいて累積ＤＳＶの望ましい制御方向（増加、
平衡または減少）を指示する３ビットの制御信号をマー
ジンビット発生回路４０に出力する。このＤＳＶ積分回
路６０については、図１を参照して後述する。

【００９１】マージンビット発生回路４０は、入力信号
の全ての組み合せに対してそれぞれ最適のマージンビッ
トを一義的に発生するように予めプログラムされたＰＬ
Ａ（プログラム可能なロジックアレイ）を有する。上記
の入力信号として、前述した禁止マージンビット判別回
路２０から入力する４ビットの禁止信号と、前述したＤ
ＳＶ積分回路６０から入力する３ビットの制御信号のほ
かに、マージンビットの前に置かれる１４ビットデータ
Ｄｂの終端でのＮＲＺＩ信号レベルを表わす１ビットの
ＣＷＬＬ信号と、マージンビットに続く１４ビットデー
タＤｐのＤＳＶを表わす５ビットの２の補数データが供
給される。マージンビット発生回路４０は、予め設定さ
れたマージンビットの優先順位と累積ＤＳＶの望ましい
制御方向を示す３ビットの制御信号と１ビットのＣＷＬ
Ｌ信号に基づき、１４ＮＷＤの５つのケースに対応し
て、禁止信号で示された禁止マージンビット以外のマー
ジンビットのうち最も高い優先順位のマージンビットを
一義的に出力するように構成される。ここで、１４ＮＷ
Ｄの５つのケースとは、１４ＮＷＤが３以上のケース、
２のケース、１のケース、０のケースおよび−１以下の
ケースである。

【００９２】次に、図１に示すＤＳＶ積分回路６０につ
いて説明する。

【００９３】ＤＳＶ積分回路６０には、４．３２１８Ｍ
ＨｚのシステムクロックＳｃと、ＮＲＺＩ回路１７から
のＥＦＭ信号と、このＥＦＭ信号中の各インフォメーシ
ョンビット（１４チャネルビット、但しフレームシンク
信号の場合のみ２４チャネルビットであるが、以下の説
明ではこの注記を省略する）の終端を示すタイミング信
号Ｔが入力する。

【００９４】アップ／ダウン（Ｕ／Ｄ）カウンタ６５
は、ＥＦＭ信号がハイレベルの時システムクロックＳｃ
をアップカウントし、これとは逆に、ＥＦＭ信号がロー
レベルの時システムクロックＳｃをダウンカウントす
る。また、Ｕ／Ｄカウンタ６５は各インフォメーション
ビットの終端でタイミング信号Ｔによりリセットされる
ので、Ｕ／Ｄカウンタ６５の出力する計数値は、３ビッ
トのマージンビットパターンとこれに続く１４チャネル
ビットパターンを単位とする１７チャネルビットパター
ンのＤＳＶ（ディジタルサムヴァリエーション）、つま
り１７ＮＷＤである。計数された１７ＮＷＤはタイミン
グ信号Ｔをロード信号としてレジスタ６６に格納される
と共に、Ｕ／Ｄカウンタはタイミング信号Ｔでリセット
され、次の１７ＮＷＤの計数に備える。ここで、各１７
ＮＷＤは、例えば２の補数で表わされる５ビットデータ
である。また、Ｕ／Ｄカウンタ６５とレジスタ６６はＥ
ＦＭ信号中の１７チャネルビットパターンを１単位とし
て、単位毎のＤＳＶ（１７ＮＷＤ）を計数するＤＳＶ計
測回路６１を構成する。

【００９５】ＤＳＶ計測回路６１から出力された各１７
ＮＷＤは、積分回路６２において積分され、累積ＤＳＶ
として出力される。

【００９６】加算器６７、遅延器６８および係数器６９
で構成される積分回路６２について図３、図４を参照し
て説明する。

【００９７】図３、図４は、係数器６９に設定する係数
α（α＝１．０、０．７５および０．５の場合を図示）
をパラメータとして、積分回路６２の入力ｘに対する出
力ｙの時間変化を示す図である。

【００９８】積分回路６２の伝達関数はＨ＝１／（１−
αＺ^-1）で与えられるので、α＝１．０の場合、直流利
得Ｇｄｃが無限大（Ｇｄｃ＝∞）の完全積分回路とな
る。また、１．０＞α＞０の場合には、直流利得Ｇｄｃ
が有限値（例えばα＝０．７５ならＧｄｃ＝１２ｄＢ、
またα＝０．５ならＧｄｃ＝６ｄＢ）のリーキィ（ｌｅ
ａｋｙ）な積分回路となり、図示のような飽和特性を有
するので、有限語長（例えば、累積ＤＳＶを８ビットの
２進数で表現すること）の場合でも、前述のように累積
ＤＳＶがオーバーフローして制御が乱れることは回避で
きる。

【００９９】そこで、この発明に係るＤＳＶ積分回路６
０は、上述した係数αが１より小さい（１＞α＞０）、
いわゆるリーキィ（ｌｅａｋｙ）な積分回路６２で構成
される。リーキィな積分回路６２を採用する理由は次の
通りである。

【０１００】累積ＤＳＶを完全積分回路（α＝１）で求
め、ＥＦＭ信号の累積ＤＳＶを常に零に近づけるように
制御するのが理想的ではあるが、ＥＦＭ３Ｔ〜１１Ｔル
ールと例外的禁止ルールによる制約から、４種のマージ
ンビットパターンのうち、累積ＤＳＶを最も零に近づけ
ることのできる最良のマージンビットの付加が常に可能
とは限らない。即ち、ＥＦＭ３Ｔ〜１１Ｔルールと例外
的禁止ルールによる制約から、ＣＤ方式の変調回路にお
ける累積ＤＳＶの制御は理想制御から程遠いラフなもの
とならざるを得ない。

【０１０１】そこで、この発明では、このラフな制御に
見合ったリーキィな積分回路６２でＤＳＶを積分し、リ
ーキィな積分回路６２の有する利点を充分に活用する結
果、次のような特徴が得られる。

【０１０２】１）図５に示すように積分値（累積ＤＳ
Ｖ）は飽和特性を呈するので、有限語長としてもオーバ
ーフローを回避することができ、かつ、図５に示す減衰
特性（図５において、ｘをステップ状に零とした場合の
ｙの減少曲線）から明らかなように、何らかの理由によ
り制御が乱れた場合でもその収束が早い。

【０１０３】２）累積ＤＳＶが飽和特性を呈するので、
短い語長とすることができ、回路が簡単かつ小規模にで
きる。

【０１０４】３）後述するように、ローカル量子化回路
６３からの制御信号の出力に際し、不感帯を設けたの
で、累積ＤＳＶの制御系が安定である。

【０１０５】積分回路６２から出力される累積ＤＳＶ
は、その飽和値に見合った語長のデータとしてローカル
量子化回路６３に入力する。ローカル量子化回路６３
は、入力した累積ＤＳＶを次の３つの領域に量子化し、
累積ＤＳＶの望ましい制御方向（増加、平衡および減
少）を指示する制御信号としてマージンビット発生回路
４０（図２参照）に出力する。

【０１０６】第１に、累積ＤＳＶの絶対値が、予め定め
た値Ｂｄに対してＢｄ≧累積ＤＳＶ≧−Ｂｄの範囲にあ
る場合、累積ＤＳＶを実質的に零と見なして、累積ＤＳ
Ｖの変化を極力避けるように指示する（「平衡」を指示
する）３ビットの制御信号“０１０”を量子化出力とす
る。

【０１０７】ここで、上述の範囲：Ｂｄ≧累積ＤＳＶ≧
−Ｂｄは累積ＤＳＶの安定制御を助長する不感帯であ
る。

【０１０８】第２に、累積ＤＳＶが所定値Ｂｄより大き
い（累積ＤＳＶ＞Ｂｄ）場合、次の１７ＮＷＤによって
累積ＤＳＶを減少させて零に近づけることが望ましいの
で、累積ＤＳＶの「減少」を指示する制御信号“００
１”を量子化出力とする。

【０１０９】第３に、累積ＤＳＶが負で、かつその絶対
値が所定値Ｂｄよりも大きい（累積ＤＳＶ＜−Ｂｄ）場
合、次の１７ＮＷＤによって累積ＤＳＶを増加させて零
に近づけることが望ましいので、累積ＤＳＶの「増加」
を指示する制御信号“１００”を量子化出力とする。

【０１１０】このようにして出力される３ビットの制御
信号“００１”、“０１０”または“１００”は、最適
マージンビットの一義的な発生のために前述したマージ
ンビット発生回路４０に供給される。

【０１１１】なお、ＣＤ方式準拠の変調回路について上
述したが、この発明の技術思想は、入力するｍビット符
号をｎ（但し、ｎ＞ｍ）チャネルビットパターンに変換
し、このｎチャネルビットパターン間を複数種類のマー
ジンビットのうちの１つで結合して、最長および最短記
録波長を制限すると共に、記録波形の低域成分を抑圧す
る変調回路一般に適用できることは明かである。

【０１１２】

【発明の効果】以上説明したように、本発明に係る変調
回路によれば、ＮＲＺＩ変調された変調信号の直流成分
を積分し、当該積分により得られる累積ディジタルサム
バリエーションに応じた制御信号を出力する積分手段を
備え、この積分手段はＮＲＺＩ変調された信号を計測す
るＤＳＶ計測回路と、このＤＳＶ計測回路により計測さ
れた信号の直流成分を積分する積分回路と、この積分回
路より得られた積分結果を量子化して累積ディジタルサ
ムバリエーションに応じた制御信号をマージビット発生
回路へ出力する量子化回路とを有するものである。この
構成によって、簡単かつ小規模の回路構成でありなが
ら、マージビット発生回路に対して累積ＤＳＶの望まし
い制御方向を指示することができる。従って、累積ＤＳ
Ｖの制御系が乱れた場合でも、制御を迅速に回復させる
ことができると共に、積分手段を含む累積ＤＳＶの制御
系を高い安定度に維持することができる。

【図面の簡単な説明】

【図１】この発明に係るＤＳＶ積分回路６０の一例を示
すブロック図である。

【図２】同ＤＳＶ積分回路４０を適用した場合を示す、
この発明に係る変調回路の一実施例のブロック図であ
る。

【図３】禁止マージンビット判別の説明図である。

【図４】禁止マージンビット判別の説明図である。

【図５】積分回路６２の説明図である。

【図６】ＣＤ方式の信号フォーマットを示す図である。

【図７】サンプル値とＥＦＭ信号の説明図である。

【図８】従来の変調回路を示すブロック図である。

【符号の説明】

１１ＥＦＭＲＯＭ１２サブコードシンク付加回路１３疑似フレームシンク付加回路１４レジスタ１５フレームシンク変換回路１６パラレルイン／シリアルアウト（Ｐ／Ｓ）レジス
タ１７ＮＲＺＩ変調回路１８ＥＦＭ信号２０禁止マージンビット判別回路４０マージンビット発生回路６０ディジタルサムヴァリエーション（ＤＳＶ）積分
回路６１ＤＳＶ計測回路６２積分回路６３ローカル量子化回路６５アップ／ダウン（Ｕ／Ｄ）カウンタ６６レジスタ６７加算器６８遅延器６９係数器

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/10 G11B 20/14 H03M 7/14

Claims

(57)【特許請求の範囲】

【請求項１】入力するｍビット符号系列をそれぞれｎ
（但し、ｎ＞ｍ）チャネルビットパターンに変換し、こ
のｎチャネルビットパターン間を複数種類の中から選択
されるマージンビットにより結合してデータ符号列を生
成した後にＮＲＺＩ変調する変調回路において、前記マージンビットを入力して所定の規格に抵触するか
否かを判別し、前記結合に用いるべきではないマージン
ビットである場合には禁止信号を発生する判別回路と、前記ＮＲＺＩ変調された変調信号の直流成分を積分し、
当該積分により得られる累積ディジタルサムバリエーシ
ョンに応じた制御信号を出力する積分手段と、予めプログラムされた前記マージンビットの中から前記
判別回路による禁止信号及び前記積分手段による制御信
号に応じて前記累積ディジタルサムバリエーションを零
に近づけるための最適なマージンビットを選択するマー
ジビット発生回路とを備え、前記積分手段は、前記ＮＲＺＩ変調された信号を計測するＤＳＶ計測回路
と、前記ＤＳＶ計測回路により計測された信号の直流成分を
積分する積分回路と、前記積分回路より得られた積分結果を量子化して累積デ
ィジタルサムバリエーションに応じた制御信号を前記マ
ージビット発生回路へ出力する量子化回路とを有するこ
とを特徴とする変調回路。
【請求項２】前記積分回路は、前記ＤＳＶ計測回路により今回計測された信号に前回計
測され遅延された所定量の信号を演算する加算器と、前記加算器の出力を遅延する遅延器と、前記遅延器により遅延された信号に係数を演算する係数
器とを有しており、前記係数器に設定する係数をαとし、前記遅延器の定数
をＺ ^-1 としたとき、当該積分回路の伝達関数Ｈは、１／（１−αＺ ^-1 ）により与えられることを特徴とする
請求項１に記載の変調回路。
【請求項３】前記積分回路の係数器には、前記係数αが０＜α＜１に設定されることを特徴とする
請求項１に記載の変調回路。