JP3387107B2

JP3387107B2 - 変調回路

Info

Publication number: JP3387107B2
Application number: JP25070891A
Authority: JP
Inventors: 和年清水目
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 2003-03-17
Anticipated expiration: 2018-03-17
Also published as: JPH06111488A

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】この発明は、ディジタル音声信号
等を記録する記録系の変調回路に関し、例えば、コンパ
クトディスク（ＣＤ）方式準拠の追記型（以下、ＷＯと
いう）や書換え型（以下、ＭＯという）のＣＤ記録再生
装置の変調回路において、チャネルコーディングのディ
ジタルサムヴァリエーション（以下、ＤＳＶという）の
制御に適用される。【０００２】【従来の技術】ディジタル音声信号等の記録において、
ディジタル信号は、誤り検出訂正符号が付加された後、
変調回路に供給され記録再生系の特性に適した符号に変
換（チャネルコーディング）される。【０００３】図６（Ａ）は、ＣＤ方式の信号フォーマッ
トの概要を示す図であり、変調方式としては８−１４変
換（以下、ＥＦＭという）が用いられる。【０００４】ＥＦＭは、入力する８ビット符号（以下、
シンボルという）を１４チャネルビットの符号に変換
し、２４チャネルビットの同期信号と１４チャネルビッ
トのサブコードを付加した後、これらの符号間を３チャ
ネルビットのマージンビットで連結し、ＮＲＺＩ記録す
る変調方式である。【０００５】図６（Ｂ）はＣＤ方式のフレーム構成を示
す図である。【０００６】図示のように、１シンクフレーム（６標本
値区間、ＬおよびＲチャネル各６サンプル、１サンプル
は１６ビットデータ）期間にＣＩＲＣ（クロスインター
リーブリードソロモンコード）エンコーダから変調回路
に入力する２４シンボルのデータと８シンボルのパリテ
ィは、それぞれ１４チャネルビットに変換され、３チャ
ネルビットのマージンビットで連結されて図示のよう
に、フレーム当り５８８チャネルビットとされ、４．３
２１８ＭｂｐｓのチャネルビットレートでＣＤ上にＮＲ
ＺＩ記録される。【０００７】ここで、変調回路に入力する各シンボル
は、例えば、ルックアップテーブルＲＯＭを参照して、
“１”と“１”間の“０”の個数が２個以上かつ１０個
以下のチャネルビットパターンにそれぞれ変換される。
また、フレーム同期信号Ｓｆのチャネルビットパターン
は“１００００００００００１００００００００００１
０”であり、マージンビットパターンは“０００”、
“００１”、“０１０”および“１００”のうちの一つ
が選択される。更に、１サブコーディングフレームは９
８フレームで構成され、第０および第１フレームのサブ
コードとしてサブコードシンク信号Ｓ₀（＝“００１０
０００００００００１”）、Ｓ₁（＝“０００００００
００１００１０”）が付加される（図６（Ｃ）参照）。【０００８】図７は、サンプル値の１例について、ＥＦ
Ｍ後のチャネルビットパターンとＤＳＶ（ディジタルサ
ムバリエーション）を示す図である。【０００９】１６ビットの１サンプルは、上位８ビット
と下位８ビットに分割され、ＣＩＲＣエンコーダを介し
て変調回路に入力し、８ー１４変換されてインフォメー
ションビットとされる。インフォメーションビットの
“１”と“１”の間には前述のように２個以上かつ１０
個以下の“０”が介在する。マージンビットとして“０
００”、“００１”、“０１０”および“１００”のう
ちの１種が選ばれ、インフォメーションビット同士の連
結箇所についてもこの規則が常に成立するようにされ、
１７チャネルビット（但し、フレーム同期信号Ｓｆの場
合は２７チャネルビット）を単位とするＥＦＭ信号が変
調回路から４．３２１８Ｍｂｐｓで出力される。【００１０】このように、任意のチャネルビット“１”
と次のチャネルビット“１”の間には２個以上１０個以
下のチャネルビット“０”が介在するので、ＮＲＺＩ記
録波形のハイレベルまたはローレベルの継続期間（記録
波長）は必ず３Ｔ以上１１Ｔ以下となる（図７参照）。
即ち、この場合、最短記録波長は３Ｔ、最長記録波長は
１１Ｔである。以下、これをＥＭＦ３Ｔ〜１１Ｔルール
という。但し、Ｔはチャネルクロック４．３２１８ＭＨ
ｚの１周期である。【００１１】ＮＲＺＩ記録波形のＤＣバランスの指標と
してディジタルサムバリエーション（ＤＳＶ）を考え
る。ＤＳＶは記録波形の時間積分として与えられる。即
ち、記録波形のハイレベルが単位時間Ｔだけ継続したと
きのＤＳＶの変化分を＋１とし、ローレベルが単位時間
Ｔだけ継続したときのＤＳＶの変化分をー１とする。【００１２】時刻ｔ₀におけるＤＳＶの初期値を零と仮
定した場合のＤＳＶの時間に関する変化を図６の最下段
に示す。ここで、期間ｔ₁〜ｔ₂における変調信号は１７
チャネルビットパターン“０１０００００１０００００
１００１”によって一義的に定まるものではなく、時刻
ｔ₁における変調信号レベル、つまり、期間ｔ₀〜ｔ₁に
おける変調信号波形の最終レベル（以下，ＣＷＬＬとい
う）に依存する。従って、図示の変調信号波形は時刻ｔ
₀においてＣＷＬＬがローレベル（ＣＷＬＬ＝“０”）
の場合であり、時刻ｔ₀においてＣＷＬＬ＝“１”（ハ
イレベル）の場合の変調信号波形はハイレベルとローレ
ベルとを置き換えた逆パターンになる。同様に、ＤＳＶ
の増減もＣＷＬＬに依存し、時刻ｔ₀においてＣＷＬＬ
＝“０”の場合、インフォメーションビットパターン
“０１０００１００１０００１０”によるＤＳＶの変化
分（以下、１４ＮＷＤという）、つまり期間ｔ₀〜ｔ
₀₊₁₄におけるＤＳＶの変化分は図示のように＋２であ
る。図とは逆に、時刻ｔ₀においてＣＷＬＬ＝“１”な
ら１４ＮＷＤ＝−２となる。また、期間ｔ₀₊₁₄〜ｔ₁₊₁₄
におけるＤＳＶの変化分を１７ＮＷＤという。【００１３】期間ｔ₀₊₁₄〜ｔ₁に挿入されるマージンビ
ットについて説明する。【００１４】４種類のマージンビット“０００”、“０
０１”、“０１０”および“１００”のうち、ＥＦＭ３
Ｔ〜１１Ｔルールにより“００１”と“１００”は挿入
できず、“０１０”または“０００”が挿入可能であ
る。即ち、マージンビットの前に出力される前回のイン
フォメーションビットパターンの終端の“０”の個数を
Ｂとし、後に出力される今回のインフォメーションビッ
トパターンの先端の“０”の個数をＡとすれば、Ｂ＝１
かつＡ＝１であるためマージンビットの先端は“０”か
つ終端は“０”でなければならず、挿入可能なマージン
ビットパターンは“０ｘ０”となる。【００１５】マージンビットとして“０１０”を挿入し
たときのＤＳＶを実線で、また“０００”を挿入したと
きのＤＳＶを点線で図６に示す。【００１６】このように、４種類のうち２つ以上のマー
ジンビットの付加が可能な場合、今回のインフォメーシ
ョンビットの１４ＮＷＤに基づいてＤＳＶがなるべく小
さくなるように、いずれか１つのマージンビットが選択
される。即ち、時刻ｔ₁₊₁₄でのＤＳＶは、“０１０”の
とき＋３、“０００”のときー１であるから、最適マー
ジンビットとして“０００”が選択され、これが期間ｔ
₀₊₁₄〜ｔ₁に付加される。【００１７】上述のように、マージンビットは、まず、
インフォメーションビットパターン同士の連結点でＥＦ
Ｍ３Ｔ〜１１Ｔルールを満足するように選択され、次
に、若し複数のマージンビットの挿入が可能ならＤＳＶ
を最も零に近ずけるようなマージンビットを選択する。【００１８】図８は、特開平１ー第３１９１７８号で開
示された変調回路のブロック図である。【００１９】１０１はＣＩＲＣエンコーダ（図示せず）
から入力する各シンボルの入力端子、１０２は４．３２
１８ＭＨｚのシステムクロックＳｃの入力端子、１０３
はフレームシンクタイミング信号の入力端子、１０４は
サブコーディングフレームのシンクタイミング信号の入
力端子である。【００２０】入力端子１０１に順次入力するシンボルは
ＲＯＭ１１１により８ー１４変換されてレジスタ１１２
に格納されると共に、１４ビットデータの先端と終端の
“０”の個数を表す２つの４ビットデータＡ，Ｂがレジ
スタ１１２に格納される。【００２１】各フレームのシンクタイミング、サブコー
ディングフレームのシンクタイミングにおいては、シス
テム制御回路１１５の制御によりＲＯＭ１１６から疑似
フレームシンク信号Ｓ’ｆ、サブコーディングフレーム
のシンク信号Ｓ₀，Ｓ₁が、それぞれ１４ビットデータと
して出力されてレジスタ１１２に格納される。ここで、
２４ビットのフレームシンク信号Ｓｆは、かりに１４ビ
ットの疑似フレームシンク信号Ｓ’ｆ（＝“１００００
００００００１００”）とされ、出力時に２４ビットの
フレームシンク信号Ｓｆに変換される。また、シンク信
号Ｓ’ｆ，Ｓ₀，Ｓ₁の先端および終端の“０”の個数を
表す２つの４ビットデータＡ，Ｂがレジスタ１１２に格
納される。【００２２】レジスタ１１２に格納された１４ビットデ
ータはレジスタ１１３、１１４へ順次転送されるので、
レジスタ１１３には前回の１４ビットデータが、またレ
ジスタ１１４には前前回の１４ビットデータが格納され
る。４ビットデータＡはレジスタ１１２からＲＯＭ１１
７、１１８に供給され、４ビットデータＢはレジスタ１
１２からレジスタ１１３へ転送されるので、前回の４ビ
ットデータＢがレジスタ１１３からＲＯＭ１１７、１１
８に供給される。【００２３】ＲＯＭ１１７は４ビットデータＡと前回の
４ビットデータＢとをアドレス入力とし、ＥＦＭ３Ｔ〜
１１Ｔルールを満足するマージンビットをセレクタ１２
０に出力する。ＥＦＭ３Ｔ〜１１Ｔルールには違反しな
いが、マージンビットによって接続されたビットパター
ンの中に２４ビットのフレームシンク信号Ｓｆと同一の
ビットパターンを含む結果となる例外的な組合せ（１１
例）の場合、ＲＯＭ１１８はこのような組合せが発生し
ないように特に制限したマージンビットを出力する。即
ち、ＲＯＭ１１８は例外的禁則発生時のマージンビット
をセレクタ１２０に出力する。【００２４】検出回路１１９はレジスタ１１２、１１
３、１１４に格納された３つの１４ビットデータとレジ
スタ１４２に格納された前回のマージンビットとを参照
して、上述した例外的な組合せの発生を検出し、マージ
ンビットの読み出しをＲＯＭ１１７からＲＯＭ１１８に
切り換える。ＲＯＭ１１７またはＲＯＭ１１８から出力
されるマージンビットはセレクタ１２０を介してＲＯＭ
１２２にアドレスとして入力する。また、ＲＯＭ１２３
にはレジスタ１１２から１４ビットデータがアドレスと
して入力する。【００２５】ＲＯＭ１２２は入力するマージンビットに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２５に、極性は極性レジスタ１２７に格納され
る。また、ＲＯＭ１２３は入力する１４ビットデータに
対するＤＳＶとその極性とを出力し、ＤＳＶはＤＳＶレ
ジスタ１２４に、極性は極性レジスタ１２６に格納され
る。【００２６】ＲＯＭ１１７または１１８から出力される
マージンビットは最多の場合で４種類（以下、第１、第
２、第３及び第４マージンビットという）であるが、処
理の統一を計るため常に４種類のマージンビットが出力
される。このうちの最適マージンビットは次のようにし
て決定される。【００２７】１）第１マージンビットのテスト：セレ
クタ１２１の制御により、セレクタ１２０は第１マージ
ンビットをアドレス入力としてＲＯＭ１２２に供給す
る。ＲＯＭ１２２から出力される第１マージンビットに
対するＤＳＶとその極性はレジスタ１２５と１２７にそ
れぞれ格納される。これと同時に、ＲＯＭ１２３から出
力される１４ビットデータに対するＤＳＶとその極性は
レジスタ１２４と１２６にそれぞれ格納される。【００２８】レジスタ１３０から出力される累積ＤＳＶ
の極性は、論理回路１３１を介して加減算回路１２８に
与えられ、負極性なら入力Ｂプラス入力Ａ、正極性なら
入力Ｂマイナス入力Ａの演算が行われる。ここで、入力
Ｂはレジスタ１２９から供給される累積ＤＳＶであり、
入力Ａはレジスタ１２５から供給される第１マージンビ
ットに対するＤＳＶである。加減算回路１２８の演算結
果、即ち第１マージンビットを付加した場合の累積ＤＳ
Ｖは、レジスタ１３２に格納される。また、演算結果の
絶対値は絶対値回路１３４を介して、レジスタ１３５に
格納される。【００２９】次に、レジスタ１３２に格納された第１マ
ージンビット付加時の累積ＤＳＶは入力Ｂとして加減算
回路１２８に供給され、レジスタ１２４に格納された１
４ビットデータに対するＤＳＶは入力Ａとして加減算回
路１２８に供給され、入力Ｂと入力Ａとの加算または減
算が行われる。ここで、加算または減算の演算制御信号
は、レジスタ１３０に格納された累積ＤＳＶの極性とレ
ジスタ１２７に格納された第１マージンビットの極性と
の排他的論理和として論理回路１３１から供給される。【００３０】加減算回路１２８の演算結果とその絶対値
は、レジスタ１３２とレジスタ１３５にそれぞれ格納さ
れる。【００３１】論理回路１３１はレジスタ１２６、１２
７、１３０に格納された３つの極性の排他的論理和を演
算し、この演算結果はレジスタ１３８に格納される。【００３２】レジスタ１３２に格納された累積ＤＳＶの
計算に用いたマージンビットの番号（ここでは、第１マ
ージンビットの「１」）は、インジケータ１４０に格納
される。【００３３】２）第２マージンビットのテスト：セレ
クタ１２１の制御によりセレクタ１２０を介して、ＲＯ
Ｍ１２２には第２マージンビットがアドレスとして入力
し、ＲＯＭ１２２から出力された第２マージンビットの
ＤＳＶとその極性はレジスタ１２５と１２７にそれぞれ
格納される。【００３４】加減算回路１２８による第２マージンビッ
ト付加時の累積ＤＳＶの計算は、第１マージンビットの
場合と同様に行われる。第２マージンビット以降の場
合、演算結果とその絶対値は、第１マージンビットの場
合とは異なり（レジスタ１３２と１３５ではなく）、レ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。【００３５】レジスタ１３３に格納された第２マージン
ビット付加時の累積ＤＳＶを入力Ｂとする加減算回路１
２８による１４ビットデータ付加時の累積ＤＳＶの演算
は、第１マージンビットの場合と同様に行われ、第２マ
ージンビット以降の場合には演算結果とその絶対値はレ
ジスタ１３３とレジスタ１３６にそれぞれ格納される。【００３６】次に、既にテスト済みのマージンビットよ
りも、今回のマージンビットの方が適当か否かの判定を
行う。マージンビットは累積ＤＳＶの絶対値をなるべく
零に近ずけるように選ばれるので、レジスタ１３５に格
納された前回の累積ＤＳＶの絶対値とレジスタ１３６に
格納された今回の累積ＤＳＶの絶対値とを比較する。即
ち、論理回路１３１の制御により減算モードとされた加
減算回路１２８は、レジスタ１３５から供給される第１
マージンビットについての累積ＤＳＶの絶対値を入力Ｂ
とし、レジスタ１３６から供給される第２マージンビッ
トについての累積ＤＳＶの絶対値を入力Ａとして、入力
Ｂから入力Ａを減算する。【００３７】この減算結果が正の場合、即ち第２マージ
ンビットの累積ＤＳＶの方が零に近い場合には、レジス
タ１３３の内容をレジスタ１３２に格納し、論理回路１
３１から出力されるレジスタ１２６、１２７、１３０の
３つの極性の排他的論理和をレジスタ１３８に格納する
と共に、レジスタ１３２に格納した累積ＤＳＶの計算に
用いたマージンビットの番号（ここでは、第２マージン
ビットの「２」）をインジケータ１４０に格納する。な
お、減算結果が負または零の場合には、上述のようなレ
ジスタ１３２、１３８とインジケータ１４０の内容更新
は行わない。【００３８】このようにして、レジスタ１３２には今迄
テストしたマージンビットのうちで最適なマージンビッ
トを用いた場合の累積ＤＳＶが格納され、レジスタ１３
８にはその極性が格納されると共に、インジケータ１４
０には最適マージンビット番号が格納される。【００３９】３）第３マージンビットのテスト：セレ
クタ１２０を介して供給される第３マージンビットにつ
いても、第２マージンビットの場合と全く同様の処理が
行われる。この結果、レジスタ１３２には今迄テストし
た第１〜第３マージンビットのうちで最適なマージンビ
ットの累積ＤＳＶが格納され、レジスタ１３８にはその
極性が格納されると共に、インジケータ１４０には最適
マージンビット番号が格納される。【００４０】４）第４マージンビットのテスト：セレ
クタ１２０を介して供給される第４マージンビットにつ
いても、第２、第３マージンビットの場合と全く同様の
処理が行われる。この結果、レジスタ１３２には全ての
マージンビットのうちで最適なマージンビットの累積Ｄ
ＳＶが格納され、レジスタ１３８にはその極性が格納さ
れると共に、インジケータ１４０には最適マージンビッ
ト番号が格納される。【００４１】上述のテスト１）〜４）の結果、最適なマ
ージンビットが判明し、次に、出力処理を行う。【００４２】インジケータ１４０に格納された最適なマ
ージンビットの番号は、セレクタ１２１を介してセレク
タ１２０に与えられ、セレクタ１２０はＲＯＭ１１７ま
たは１１８から入力するマージンビットのうち最適なマ
ージンビットを選択してレジスタ１４１に出力する。ま
た、レジスタ１３２に格納された最適マージンビット使
用時の累積ＤＳＶを累積ＤＳＶレジスタ１２９に格納す
ると共に、レジスタ１３８に格納された極性を累積極性
レジスタ１３０に格納して、両累積レジスタ１２９、１
３０の更新を行う。【００４３】このようにして、レジスタ１１２に格納さ
れた現在の１４ビットデータに対する最適マージンビッ
トの選定と出力は終了し、ＲＯＭ１１１またはＲＯＭ１
１６から次の１４ビットデータと２つの４ビットデータ
Ａ，Ｂが出力されてレジスタ１１２に格納される。これ
と同時に、レジスタ１４１に格納された現在の１４ビッ
トデータに対する最適マージンビットは、レジスタ１４
２に転送されて格納される。【００４４】レジスタ１４２から出力される最適マージ
ンビットに、レジスタ１１３から出力される今回の１４
ビットデータを連結した１７ビットデータが、パラレル
イン／シリアルアウトのシフトレジスタ１４３にロード
され、引き続く１７システムクロック（Ｓｃ）期間に１
７チャネルビットのシリアルデータとして排他的論理和
（ＸＯＲ）回路１４４に出力される。入力端子１０２か
らシステム制御回路１１５を介して供給されるフレーム
シンクタイミング信号に基づいて、ＸＯＲ回路１４４
は、シフトレジスタ１４３から入力するシリアルデータ
のうち１４ビットの疑似フレームシンク信号Ｓ’ｆを正
規の２４ビットフレームシンク信号Ｓｆに変換した後、
フリップフロップ回路１４５を介して、４、３２１８Ｍ
ｂｐｓのＥＦＭ信号として出力する。【００４５】上述の従来例においては、累積ＤＳＶのオ
ーバーフローを防止するため、サブコーディングフレー
ム毎に（つまり、９８シンクフレーム毎に）累積ＤＳＶ
レジスタ１２９と累積極性レジスタ１３０のリセットが
行われる。【００４６】【発明が解決しようとする課題】上述のように、従来の
変調回路においては、８−１４変換やマージンビット選
択等のためにルックアップＲＯＭやレジスタ等を多用す
る結果、変調回路の構成が複雑かつ大規模となり、ま
た、そのＬＳＩ化が困難であるという欠点があった。【００４７】一方、ＣＤ方式のオーディオ装置として録
音可能なＣＤ装置、いわゆるミニディスクシステムが提
案されている。このようなディジタル録音再生装置は、
従来の再生専用装置とは異なり、変調回路を各装置に内
蔵しなければならないため、上述のような欠点は装置の
小型軽量化にとって大きな障害となっていた。【００４８】そこで、この発明は従来の課題に鑑み創作
されたものであり、マージンビットが所定の規格に抵触
するか否かを判別する判別回路を集積回路化できるよう
にすると共に、禁止マージンビットを統一的に判別でき
るようにした変調回路を提供することを目的とするもの
である。【００４９】【課題を解決するための手段】上記課題を解決するた
め、本発明に係る変調回路は、入力するｍビット符号系
列をそれぞれｎ（但し、ｎ＞ｍ）チャネルビットパター
ンに変換し、前回と今回のｎチャネルビットパターンと
の間を複数種類の中から選択されるマージンビットによ
り結合してデータ符号列を生成した後にＮＲＺＩ変調す
る変調回路において、マージンビットを入力して所定の
規格に抵触するか否かを判別し、結合に用いるべきでは
ないマージンビットである場合には禁止信号を発生する
判別回路と、ＮＲＺＩ変調後に得られる信号の直流成分
を積分し、当該積分により得られる累積ディジタルサム
バリエーションに応じた制御信号を出力する積分回路
と、予めプログラムされたマージンビットの中から判別
回路による禁止信号及び積分回路による制御信号に応じ
て累積ディジタルサムバリエーションを零に近づけるた
めの最適なマージンビットを選択するマージビット発生
回路とを備え、判別回路は、ｎチャネルビットパターン
に疑似フレームシンク信号を付加して今回のｎチャネル
ビットパターンを出力する疑似フレームシンク付加回路
と、この疑似フレームシンク付加回路から出力される今
回のｎチャネルビットパターンを保持して前回のｎチャ
ネルビットパターンを出力する第１レジスタと、この第
１のレジスタから出力される前回のｎチャネルビットパ
ターンの下位ビットを保持して前々回のｎチャネルビッ
トパターンの下位ビットを出力する第２レジスタと、マ
ージンビットを入力して保持する第３レジスタと、疑似
フレームシンク付加回路から出力される今回のｎチャネ
ルビットパターンの上位ビット、第１レジスタから出力
される前回のｎチャネルビットパターン、第２レジスタ
から出力される前々回のｎチャネルビットパターンの下
位ビット及び、第３レジスタから出力される前回のマー
ジンビットを入力し、予めプログラムされた判別アルゴ
リズムに基づいて前回と今回のｎチャネルビットパター
ンとの間の結合に用いるべきではないマージンビットを
判別して禁止信号をマージンビット発生回路に出力する
禁止マージンビット判別回路とを有することを特徴とす
るものである。【００５０】【作用】この発明に係る変調回路において、図示しない
データ発生回路から、図１の入力端１０に順次供給され
る８ビットデータは、ＥＦＭＲＯＭ１１により１４ビッ
トデータに変換され、サブコードシンク付加回路１２に
より、１４ビットのサブコードシンク信号が付加され
て、判別回路３０に供給される。【００５１】判別回路３０において、疑似フレームシン
ク付加回路１３はサブコードシンク付加回路１２から入
力された１４ビットデータにフレームシンクタイミング
信号に基づいて１４ビットの疑似フレームシンク信号を
付加し、第１レジスタの一例となるレジスタ１４を介し
て前回の１４ビットデータＤｂをフレームシンク変換回
路１５に出力する。この発明の疑似フレームシンク付加
回路１３は簡単な論理回路で構成され、前回の１４ビッ
トデータを利用して上位１ビットおよび下位２ビットの
みが２４ビットのフレームシンク信号の上位１ビットお
よび下位２ビットと同一になるように工夫されている。
前回の１４ビットデータＤｂの下位２ビットは第２レジ
スタの一例となるレジスタ３１に格納される。【００５２】判別回路３０の禁止マージンビット判別回
路２０は、今回の１４ビットデータＤｐの上位１２ビッ
ト、前回の１４ビットデータＤｂ、前々回の１４ビット
データＤｂｂの下位２ビットおよび前回のマージンビッ
トＭｂを参照し、前回と今回の１４ビットデータＤｂ，
Ｄｐ間に使用が禁止されるマージンビットを判別し、４
ビットの禁止信号Ｓinhをマージンビット発生回路４０
に出力する。この発明の禁止マージンビット判別回路２
０は、判別アルゴリズムが予めプログラムされた論理回
路で構成される。【００５３】フレームシンク変換回路１５は、入力する
１４ビットデータのうち疑似フレームシンク信号のみを
２４ビットのフレームシンク信号に変換してＰ／Ｓレジ
スタ１６に出力する。Ｐ／Ｓレジスタ１６は３ビット、
１４ビットまたは２４ビットパラレルな入力信号をシス
テムクロック４．３２１８ＭＨｚに基づいてシリアルデ
ータに変換してＮＲＺＩ回路１７に出力する。ＮＲＺＩ
回路１７は入力するシリアルデータをＥＦＭ信号に変調
する。【００５４】ＤＳＶ積分回路６０は、マージンビットＭ
ｐに今回の１４ビットデータＤｐを連結した１７チャネ
ルビット単位で入力するＥＦＭ信号のＤＣ成分を積分し
て累積ＤＳＶを求め、この累積ＤＳＶに基づいて累積Ｄ
ＳＶの増加、平衡または減少を指示する制御信号をマー
ジンビット発生回路４０に出力する。【００５５】マージンビット発生回路４０は、制御信号
と１４ＮＷＤ信号とＣＷＬＬ信号とに基づいて、禁止信
号Ｓinhで許容されたマージンビットのうち、最も優先
順位の高いマージンビットＭｐを一義的に出力する。こ
のマージンビットＭｐはＰ／Ｓレジスタ１６に出力され
ると共に、次回の禁止信号Ｓinhを生成するために第３
レジスタの一例となる判別回路３０のレジスタ３２に出
力される。【００５６】この発明に係る変調回路は、上述のように
一部のビットのみがフレームシンク信号のビットパター
ンと同一にされ、他の１４ビットデータと同一ビット長
とされた疑似フレームシンク信号を付加するサブコード
シンク付加回路１２をＰＬＡ（プログラム可能なロジッ
クアレイ）のような論理回路により構成できると共に、
入力信号Ｄｐ，Ｄｂ，Ｄｂｂ，Ｍｂに対応して禁止マー
ジンビットを判定する禁止アルゴリズムが予めプログラ
ムされた禁止マージンビット判別回路２０をＰＬＡのよ
うな論理回路により構成できるので、回路規模の縮小が
実現でき、また集積回路化が容易になる。【００５７】【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。【００５８】図１は、この発明に係る変調回路の一実施
例を示すブロック図である。【００５９】入力端子１０には、図示しないデータ発生
回路から前述のように１シンクフレーム当たり３２シン
ボルのデータが入力する。８ビットの各シンボルはルッ
クアップテーブルＲＯＭであるＥＦＭＲＯＭ１１により
それぞれ１４ビットデータに８−１４変換される。【００６０】サブコーディングフレームを構成する９８
シンクフレームの第０および第１シンクフレームには、
前述のように１４ビットのサブコードシンク信号Ｓ0お
よびＳ1が付加される。このサブコードシンク信号Ｓ0、
Ｓ1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路１２によっ
て行われる。【００６１】疑似フレームシンク付加回路１３は、図示
しないフレームシンクタイミング信号に基づき、１４ビ
ットの疑似フレームシンク信号Ｓ′ｆ（＝“１ｘｘｘｘ
ｘｘｘｘｘｘｘ１０”）を各シンクフレームの先頭に付
加する。疑似フレームシンク信号Ｓ′ｆの先端１ビット
および終端２ビットのビットパターンは正規の２４ビッ
トフレームシンク信号Ｓｆ（＝“１０００００００００
０１００００００００００１０”）のそれと同一である
ので、マージンビットを選択する場合、他の１４ビット
データと全く同一の処理が可能となる。【００６２】サブコードシンク信号Ｓ0、Ｓ1および疑似
フレームシンク信号Ｓ′ｆを含む１４ビットデータＤｐ
は、順次レジスタ１４に供給されてラッチされると共
に、その上位１２ビットは禁止マージンビット判別回路
２０に供給される。これと同時に、レジスタ１４にそれ
までラッチされていた前の１４ビットデータＤｂはフレ
ームシンク変換回路１５と禁止マージンビット判別回路
２０に出力されると共に、この１４ビットデータＤｂの
下位２ビットはレジスタ３１に格納される。前回格納し
た下位２ビット、つまり前々回の１４ビットデータＤｂ
ｂの下位２ビットは、レジスタ３１から禁止マージンビ
ット判別回路２０に供給される。また、後述するマージ
ンビット発生回路４０から供給される今回のマージンビ
ットＭｐはレジスタ３２に格納される。前回格納した３
ビットデータ、つまり前回のマージンビットＭｂはレジ
スタ３２から禁止マージンビット判別回路２０に供給さ
れる。【００６３】禁止マージンビット判別回路２０は、今回
の１４ビットデータＤｐの上位１２ビット、前回の１４
ビットデータＤｂ、前回のマージンビットＭｂおよび前
々回の１４ビットデータＤｂｂの下位２ビットに基づい
て、ＥＦＭ３Ｔ〜１１Ｔルールと例外的禁止ルールとに
抵触するマージンビットを判別し、禁止信号としてマー
ジンビット発生回路４０に出力する。この禁止信号は４
ビットからなり、各ビットは４種類のマージンビット
“１００”、“０１０”、“００１”、“０００”にそ
れぞれ対応する。例えば、ＥＦＭ３Ｔ〜１１Ｔルールと
例外的禁止ルールにより第１および第３マージンビット
“１００”、“００１”が禁止される場合、４ビットの
禁止信号は“１０１０”とされる。【００６４】ここで、疑似フレームシンク付加回路１
３、レジスタ１４，３１，３２、並びに禁止マージンビ
ット判別回路２０は、判別回路３０を構成する。【００６５】即ち、この発明に係る変調回路の判別回路
３０は、サブコードシンク付加回路１２から供給される
１４ビットデータＤｐと、マージンビット発生回路４０
から供給されるマージンビットＭｐとを入力信号とし、
前回の１４ビットデータＤｂをフレームシンク変換回路
１５に出力すると共に、前回の１４ビットデータＤｂと
今回の１４ビットデータＤｐとの連結に用いてはならな
いマージンビットを示す４ビットの禁止信号をマージン
ビット発生回路４０に出力する。【００６６】図２は、判別回路３０における疑似フレー
ムシンク付加回路１３の一例を示すブロック図である。
サブコードシンク付加回路１２から入力する１４ビット
データの最上位ビットＣ１はＯＲゲート３５を介して、
ビットＣ１３はＯＲゲート３６を介してレジスタ１４に
出力される。また、最下位ビットＣ１４はＡＮＤゲート
３７を介して出力される。従って、疑似フレームシンク
信号Ｓ′ｆの付加タイミングを示すフレームシンクタイ
ミング信号がレベル“１”になると、疑似フレームシン
ク付加回路１３は、前回の１４ビットデータを利用し
て、ビットＣ１が“１”、ビットＣ１３が“１”、また
ビットＣ１４が“０”とされた１４ビットデータＤｐを
疑似フレームシンク信号Ｓ′ｆ（＝“１ｘｘｘｘｘｘｘ
ｘｘｘｘ１０”）として出力する。ここで、疑似フレー
ムシンク信号Ｓ′ｆの上位１ビットＣ１、下位２ビット
Ｃ１３，Ｃ１４は、フレームシンク信号Ｓｆの上位１ビ
ットＣ１および下位２ビットＣ２３，Ｃ２４にそれぞれ
等しい。【００６７】この発明における疑似フレームシンクＳ′
ｆの付加は、このように簡単な疑似フレームシンク付加
回路１３によって行われる。【００６８】図３、図４は、この発明における禁止マー
ジンビット判別のアルゴリズムを示す図である。【００６９】禁止マージンビット判別回路２０は、入力
信号Ｄｐ，Ｄｂ，ＭｂおよびＤｂｂのうち、図３、図４
中にハッチングで示されるビットのテストを行い、その
結果に応じて前回の１４ビットデータＤｂと今回の１４
ビットデータＤｐとの連結に用いてはならないマージン
ビットＭinhを判別し、４ビットの禁止信号Ｓinhをマー
ジンビット発生回路４０に供給する。【００７０】図３において、ＥＦＭ３Ｔ〜１１Ｔルール
による禁止マージンビットＭinhの判別アルゴリズムは
次の通りである。【００７１】１）今回の１４ビットデータＤｐの前端の
“０”の個数Ａと、前回の１４ビットデータＤｂの終端
の“０”の個数Ｂとの合計が８個以上（Ａ＋Ｂ≧８）の
場合：マージンビット“０００”が禁止される（Ｍinh
＝“０００”）。【００７２】２）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）または次位ビットＣ２が
“１”（Ａ＝１）、若しくは前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが９個（Ｂ＝９）の場合：マ
ージンビット“００１”が禁止される（Ｍinh＝“００
１”）。【００７３】３）今回の１４ビットデータＤｐの最上位
ビットＣ１が“１”（Ａ＝０）、または前回の１４ビッ
トデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝０）
の場合：マージンビット“０１０”が禁止される（Ｍin
h＝“０１０”）。【００７４】４）今回の１４ビットデータＤｐの終端の
“０”の個数が９個（Ａ＝９）、若しくは前回の１４ビ
ットデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝
０）または次位ビットＣ１３が“１”（Ｂ＝１）の場
合：マージンビット“１００”が禁止される（Ｍinh＝
“１００”）。【００７５】図４において、ＥＦＭ３Ｔ〜１１Ｔルール
には抵触しないが、フレームシンク信号の誤発生を防止
するために禁止されるマージンビット、即ち例外的禁止
ルールによる禁止マージンビットの判定は次の通りであ
る。【００７６】ケース（１）：前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが７個、かつ今回のタイミン
グでフレームシンク信号が発生する場合。【００７７】ケース（２）：前回にフレームシンク信号
が発生しており、今回の１４ビットデータのＣ１〜Ｃ６
が０（Ａ＝６）の場合。【００７８】ケース（３）：「Ｂ＝７、かつＤｐの上位
１１ビット＝“１００００００００００”」の場合。【００７９】ケース（４）：「Ｄｂの下位１３ビット＝
“００００００００００１００”、かつＡ＝５」の場
合。【００８０】ケース（５）：「Ｂ＝６、かつＤｐの上位
１２ビット＝“０１００００００００００”」の場合。【００８１】ケース（６）：「Ｄｂの下位１２ビット＝
“００００００００００１０”、かつＡ＝６」の場合。【００８２】ケース（７）：「Ｄｂの下位１１ビット＝
“００００００００００１”、かつＡ＝７」の場合。【００８３】ケース（８）：「前回のマージンビットＭ
ｂ＝“０００”、かつＤｂ＝“０００００００１０００
０００”、かつＡ＝１」の場合。【００８４】ケース（９）：「前々回の１４ビットデー
タＤｂｂの最下位ビットＣ１４＝“０”、かつＭｂ＝
“０００”、かつＤｂ＝“００００００１００００００
０”」の場合。【００８５】ケース（１０）：「Ｍｂ＝“ｘ００”、か
つＤｂ＝“００００００００１０００００”、かつＡ＝
２」の場合。【００８６】以上、ケース（１）〜（１０）の場合、マ
ージンビット“０００”が禁止される（Ｍinh＝“００
０”）。【００８７】ケース（１１）：「Ｄｂｂの終端＝“０
０”、かつＭｂ＝“０００”、かつＤｂ＝“０００００
１００００００００”」の場合、マージンビット“００
１”が禁止される（Ｍinh＝“００１”）。【００８８】図５は、上述の判定アルゴリズムに基づい
て論理回路、例えばプログラム可能なロジックアレイ
（ＰＬＡ）で構成した禁止マージンビット判定回路２０
の一例を示すブロック図である。【００８９】デコーダ２１は、入力する今回の１４ビッ
トデータＤｐの上位９ビットＣ１〜Ｃ９および前回の１
４ビットデータＤｂの下位９ビットＣ６〜Ｃ１４に基づ
いて、前者（Ｄｐ）の先端の“０”の個数Ａと後者（Ｄ
ｂ）の終端の“０”の個数Ｂとを７つの場合Ａ＝９、Ａ
＝１、Ａ＝０、Ｂ＝９、Ｂ＝１、Ｂ＝０およびＡ＋Ｂ≧
８にデコードする。【００９０】デコーダ２２は、入力する今回の１４ビッ
トデータＤｐの上位１２ビットＣ１〜Ｃ１２、前回の１
４ビットデータＤｂ、前回のマージンビットＭｂおよび
前々回の１４ビットデータＤｂｂの下位２ビットＣ１
３，Ｃ１４に基づいて、前述した１１通りのケース
（１）〜（１１）を検出する。【００９１】マージンビット“１００”が禁止されるＡ
＝９、Ｂ＝１およびＢ＝０の場合、デコーダ２１の禁止
出力はＯＲゲート２３を介してラッチ２７の入力Ａに供
給される。マージンビット“０１０”が禁止されるＡ＝
０およびＢ＝０の場合、デコーダ２１の禁止出力はＯＲ
ゲート２４を介してラッチ２７の入力Ｂに供給される。
マージンビット“００１”が禁止されるＡ＝０、Ａ＝１
およびＢ＝９、並びにケース（１１）の場合、デコーダ
２１，２２の禁止出力はＯＲゲート２５を介してラッチ
２７の入力Ｃに供給される。また、マージンビット“０
００”が禁止されるＡ＋Ｂ≧８およびケース（１）〜
（１０）の場合には、デコーダ２１，２２の禁止出力は
ＯＲゲート２６を介してラッチ２７の入力Ｄに供給され
る。【００９２】ラッチ２７はＯＲゲート２３〜２６からの
入力Ａ〜Ｄに対応して４ビットの禁止信号Ｓinhをマー
ジンビット発生回路４０に出力する。例えば、例外的禁
止ルールのケース（７）（「Ｄｂの下位１１ビット＝
“００００００００００１”、かつＡ＝７」）が成立す
る場合、デコーダ２１は“Ｂ＝０”を出力し、またデコ
ーダ２２は“ケース（７）”を出力するので、ラッチ２
７の入力Ａ，ＢおよびＤは“１”、入力Ｃは“０”とな
り、４ビットの禁止信号Ｓinhは“１１０１”となる。
この禁止信号Ｓinhは、４種類のマージンビットのうち
“１００”、“０１０”および“０００”の禁止を示す
信号である。【００９３】図１において、フレームシンク変換回路１
５は、図示しないフレームシンクタイミング信号に基づ
いて、順次入力する１４ビットデータのうち疑似フレー
ムシンク信号Ｓ′ｆを正規の２４ビットフレームシンク
信号Ｓｆに変換した後、また他の１４ビットデータはそ
のまま、Ｐ／Ｓレジスタ１６に供給する。２４ビットの
パラレルイン／シリアルアウト（Ｐ／Ｓ）レジスタ１６
は、４．３２１８ＭHzのチャネルビットクロックに基づ
いて、１４ビットデータ（フレームシンク信号Ｓｆの場
合のみ２４ビットデータ）と、３ビットデータ（マージ
ンビット）とを交互にシリアル出力する。【００９４】４．３２１８Ｍｂｐｓの速度で出力される
シリアル信号は、ＮＲＺＩ回路１７によるＮＲＺＩ変調
後、ＥＦＭ信号として、例えばロータリトランス、記録
アンプを介して記録ヘッド、或いはレーザーダイオード
（共に図示せず）に供給され、ＣＤ上にディジタル記録
される。また、ＥＦＭ信号が供給されるＤＳＶ積分回路
６０は、ＥＦＭ信号のＤＣ成分を１７チャネルビットを
単位として積分し、この累積ＤＳＶに基づいて３ビット
の制御信号をマージンビット発生回路４０に出力する。
例えば、累積ＤＳＶが正極性の場合には、累積ＤＳＶの
減少“−”を命令する“００１”、累積ＤＳＶが零の場
合には累積ＤＳＶの平衡“０”を命令する“０１０”、
また累積ＤＳＶが負極性の場合には累積ＤＳＶの増加
“＋”を命令する“１００”が、制御信号として出力さ
れる。【００９５】マージンビット発生回路４０は、入力信号
の全ての組み合せに対してそれぞれ最適のマージンビッ
トを一義的に発生するように予めプログラムされたＰＬ
Ａ（プログラム可能なロジックアレイ）で構成される。
上記の入力信号として、前述した禁止マージンビット判
別回路２０から入力する４ビットの禁止信号と、前述し
たＤＳＶ積分回路６０から入力する３ビットの制御信号
のほかに、マージンビットの前に置かれる１４ビットデ
ータＤｂの終端でのＮＲＺＩ信号レベルを表わす１ビッ
トのＣＷＬＬ信号と、マージンビットに続く１４ビット
データＤｐのＤＳＶを表わす５ビットの２の補数データ
が供給される。マージンビット発生回路４０は、予め設
定されたマージンビットの優先順位と累積ＤＳＶの望ま
しい制御方向を示す３ビットの制御信号と１ビットのＣ
ＷＬＬ信号に基づき、１４ＮＷＤの５つのケースに対応
して、禁止信号で示された禁止マージンビット以外のマ
ージンビットのうち最も優先順位の高いマージンビット
を一義的に出力するように構成される。ここで、１４Ｎ
ＷＤの５つのケースとは、１４ＮＷＤが３以上のケー
ス、２のケース、１のケース、０のケースおよび−１以
下のケースである。【００９６】マージンビット発生回路４０で生成された
マージンビット（つまり、２つの１４ビットデータＤｂ
とＤｐとを連結するマージンビット）は、Ｐ／Ｓレジス
タ１６に出力されると共に、今回のマージンビットＭｐ
としてレジスタ３２に格納される。このマージンビット
Ｍｐは、次の１４ビットデータに対する前回のマージン
ビットＭｂとして、例外的禁止ルールの判定のために参
照される。【００９７】上述のように、この発明に係る変調回路の
判別回路３０は、例えばＰＬＡで構成される疑似フレー
ムシンク付加回路１２と禁止マージンビット判別回路２
０とを備え、小規模な論理回路で構成される。なお、Ｃ
Ｄ方式準拠の変調回路について上述したが、この発明の
技術思想は、入力するｍビット符号をｎ（但し、ｎ＞
ｍ）チャネルビットパターンに変換し、このｎチャネル
ビットパターン間を複数種類のマージンビットのうちの
１つで結合して、最長および最短記録波長を制限すると
共に、記録波形の低域成分を抑圧する変調回路一般に適
用できることは明かである。【００９８】【発明の効果】上述のように、この発明に係る変調回路
によれば、ｍビット符号系列をそれぞれｎ（但し、ｎ＞
ｍ）チャネルビットパターンに変換し、前回と今回のｎ
チャネルビットパターンとの間を複数種類の中から選択
されるマージンビットにより結合してデータ符号列を生
成し、その後、ＮＲＺＩ変調する場合に、マージンビッ
トが所定の規格に抵触するか否かを判別する判別回路を
備え、この判別回路は疑似フレームシンク付加回路と、
第１〜第３レジスタと、禁止マージンビット判別回路と
を有するものである。この構成によって、少なくとも、
疑似フレームシンク付加回路と禁止マージンビット判別
回路とを小規模な論理回路、例えばＰＬＡ（プログラム
可能なロジックアレイ）等で構成することができるの
で、当該判別回路の回路規模の縮小化及び、第１〜第３
レジスタを含む論理回路等を集積回路化を容易にするこ
とができる。

【図面の簡単な説明】【図１】この発明に係る変調回路の一実施例を示すブロ
ック図である。【図２】同実施例における疑似フレームシンク付加回路
１３の一例を示すブロック図である。【図３】同実施例における禁止マージンビットの判別の
アルゴリズムを示す図である。【図４】同実施例における禁止マージンビットの判別の
アルゴリズムを示す図である。【図５】同アルゴリズムを搭載した禁止マージンビット
判別回路２０の一例を示すブロック図である。【図６】ＣＤ方式の信号フォーマットを示す図である。【図７】サンプル値とＥＦＭ信号の説明図である。【図８】従来の変調回路例を示すブロック図である。【符号の説明】１１ＥＦＭＲＯＭ１２サブコードシンク付加回路１３疑似フレームシンク付加回路１４，３１，３２レジスタ１５フレームシンク変換回路１６パラレルイン／シリアルアウト（Ｐ／Ｓ）レジス
タ１７ＮＲＺＩ変調回路１８ＥＦＭ信号２０禁止マージンビット判別回路２１，２２デコーダ２３〜２６，３５，３６ＯＲゲート２７ラッチ３０判別回路３７ＡＮＤゲート４０マージンビット発生回路６０ディジタルサムヴァリエーション（ＤＳＶ）積分
回路

Claims

(57)【特許請求の範囲】【請求項１】入力するｍビット符号系列をそれぞれｎ
（但し、ｎ＞ｍ）チャネルビットパターンに変換し、前
回と今回のｎチャネルビットパターンとの間を複数種類
の中から選択されるマージンビットにより結合してデー
タ符号列を生成した後にＮＲＺＩ変調する変調回路にお
いて、前記マージンビットを入力して所定の規格に抵触するか
否かを判別し、前記結合に用いるべきではないマージン
ビットである場合には禁止信号を発生する判別回路と、前記ＮＲＺＩ変調後に得られる信号の直流成分を積分
し、当該積分により得られる累積ディジタルサムバリエ
ーションに応じた制御信号を出力する積分回路と、予めプログラムされた前記マージンビットの中から前記
判別回路による禁止信号及び前記積分回路による制御信
号に応じて前記累積ディジタルサムバリエーションを零
に近づけるための最適なマージンビットを選択するマー
ジビット発生回路とを備え、前記判別回路は、前記ｎチャネルビットパターンに疑似フレームシンク信
号を付加して今回のｎチャネルビットパターンを出力す
る疑似フレームシンク付加回路と、前記疑似フレームシンク付加回路から出力される今回の
ｎチャネルビットパターンを保持して前回のｎチャネル
ビットパターンを出力する第１レジスタと、前記第１のレジスタから出力される前回のｎチャネルビ
ットパターンの下位ビットを保持して前々回のｎチャネ
ルビットパターンの下位ビットを出力する第２レジスタ
と、前記マージンビットを入力して保持する第３レジスタ
と、前記疑似フレームシンク付加回路から出力される今回の
ｎチャネルビットパターンの上位ビット、前記第１レジ
スタから出力される前回のｎチャネルビットパターン、
前記第２レジスタから出力される前々回のｎチャネルビ
ットパターンの下位ビット及び、前記第３レジスタから
出力される前回のマージンビットを入力し、予めプログ
ラムされた判別アルゴリズムに基づいて前回と今回のｎ
チャネルビットパターンとの間の結合に用いるべきでは
ないマージンビットを判別して禁止信号を前記マージン
ビット発生回路に出力する禁止マージンビット判別回路
とを有することを特徴とする変調回路。