JP3288016B2

JP3288016B2 - ディスク状記録媒体

Info

Publication number: JP3288016B2
Application number: JP26199998A
Authority: JP
Inventors: 曜一郎佐古; 博司小川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-06-20
Filing date: 1998-09-16
Publication date: 2002-06-04
Anticipated expiration: 2017-06-04
Also published as: JPH11167777A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるコンパク
トディスク（ＣＤ）のデータフォーマットにしたがった
ＣＤ−ＷＯやＣＤ−ＲＡＭ等のデータストレージに用い
られるディスク状記録媒体に関する。

【０００２】

【従来の技術】従来より、音声や楽音等のオーディオ信
号をデジタル化して光ディスクに記録した所謂コンパク
トディスク(CD)を再生するＣＤプレーヤ等の再生専用の
ディスクプレーヤ装置が一般に提供されている。

【０００３】上記コンパクトディスク(CD)では、１シン
ボル８ビットの信号を各々１４ビット（１チャンネルビ
ット）のデータに変換したＥＦＭ(Eight to Fourteen
Modulation) データとして与えられる２４ビットの同期
信号、１４ビット（１シンボル）のサブコード、１４×
３２ビット（３２シンボル）の演奏情報等のデータ及び
パリティと、各シンボルの間に設けたそれぞれ３ビット
のマージンビットから成る５８８ビットを１フレームと
し、図６に示すように、９８フレームを１サブコードブ
ロックとするデータフォーマットが規格化されており、
上記１サブコードブロックの絶対アドレスが上記サブコ
ードのうちのＱチャンネル信号にて与えられ、上記１サ
ブコードブロック単位でデータ処理が演奏情報等のデー
タに施されている。

【０００４】上記コンパクトディスク(CD)におけるＥＦ
Ｍでは、１４ビット（１シンボル）のデータ及び３ビッ
トのマージングビットの連なりの中で"０"のビットの連
続する数が２以上１０以下となるように変調が行われ、
また、記録データのスタート位置からＤＳＶ(Digital S
um Value) を連続的にカウントして、このＤＳＶの値に
応じたビットパターンのマージングビットを与えること
により、上記ＤＳＶの制御がなされている。

【０００５】また、上記コンパクトディスク(CD)に記録
される左右チャンネルのディジタル・オーディオ信号を
１ワード（２シンボル＝１６ビット）毎に交互に連続さ
せて１チャンネルのシリアル・データ信号として取り扱
い、上記ＣＤ−ＲＯＭ等では、ＣＤのデータフォーマッ
トにおける１サブコードブロックすなわち９８フレーム
分のデータに先行してヘッダ部及び同期信号を付加する
ことにより、図７に示すようなデータフォーマットの２
Ｋバイトのデータで１セクタ（あるいは１ブロック）を
構成している。

【０００６】さらに、従来のＣＤプレーヤは再生専用で
あることから、例えば情報の書き換え可能な光磁気記録
媒体にて形成した光磁気ディスクを使用して、記録及び
再生が可能で上記ＣＤに対して互換性を保つようなＣＤ
−ＷＯやＣＤ−ＲＡＭ等のデータストレージの開発が従
来より進められている。

【０００７】

【発明が解決しようとする課題】ところで、ＣＤのデー
タフォーマットでは、上述のように記録データのスター
ト位置からＤＳＶを連続的にカウントして、このＤＳＶ
の値に応じたビットパターンのマージングビットを与え
ることにより、上記ＤＳＶの制御がなされているので、
途中からのデータの書き込みや書き換え等を行うことが
できない。また、ＣＤ−ＷＯやＣＤ−ＲＡＭ等のデータ
ストレージでは、データをブロック単位で効率良く管理
する必要がある。

【０００８】そこで、本発明は、上述の如き実情に鑑
み、ＣＤ−ＷＯやＣＤ−ＲＡＭ等のデータ記録媒体にお
いて、データをブロック単位で書き込みや書き換えを行
い得るようにして、ブロック単位のデータ管理を可能に
することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、上述の問題点
に鑑み、スパイラル状に予め形成された記録トラックに
沿って、データをブロック化して書込みが行えるディス
ク状記録媒体において、上記記録トラック上のブロック
は、同期信号が記録された同期信号領域と、ｎビットの
データの間に上記ｎビットのＤＳＶ(Digital Sum Valu
e) の値に応じたビットパターンのｐビットのマージン
グビットが挿入されるとともに、上記ＤＳＶの値が所定
長のデータブロックで独立に設定された上記所定長のデ
ータブロック単位でデータが記録された上記同期信号領
域に続くデータ領域とを備えたことを特徴とする。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１１】本発明に係るデータ記録媒体は、例えば図
１に示すような構成の変調回路により生成されるデータ
が記録される。この変調回路を示す図１のブロック図に
おいて、１は図示しないＣＩＲＣエンコーダから８ビッ
ト並列のデータ信号Ｓｄが供給されるデータ入力端子で
あり、また、２は４．３２１８ＭＨｚのシステムクロッ
ク信号Ｓｃが供給されるクロック入力端子であり、さら
に、３及び４は７．３５ｋＨｚのフレームシンク信号Ｓ
ｆ及び１サブコードブロックすなわち９８フレーム毎の
ブロックシンク信号Ｓｂが供給される各シンク入力端子
である。

【００１２】ここで、上記フレームシンク信号Ｓｆの間
には、図２に示すように、ＣＩＲＣエンコードされた音
声信号による８ビット並列のデータ信号Ｓｄが３２個形
成されるとともに、８ビット並列のサブコード信号ＳＣ
が形成され、上記データ信号Ｓｄ及びサブコード信号Ｓ
Ｃが図示しないセレクタ等にて所定のタイミングで選択
されて上記データ入力端子１に供給される。

【００１３】上記データ信号Ｓｄは、上記データ入力端
子１からリードオンリーメモリ１１に供給され、このリ
ードオンリーメモリ１１において、所定の変換テーブル
に従って８ビットデータから１４ビットデータに変換さ
れる。上記リードオンリーメモリ１１にて変換された１
４ビットデータに変換されたデータ信号は、レジスタ１
２，１３，１４に順次転送される。

【００１４】また、上記システムクロック信号Ｓｃ，フ
レームシンク信号Ｓｆ及びブロックシンク信号Ｓｂは、
上記各入力端子２，３，４を介してシステム制御回路１
５に供給されている。上記システム制御回路１５は、上
記システムクロック信号Ｓｃ，フレームシンク信号Ｓｆ
及びブロックシンク信号Ｓｂに基づいて、９８フレーム
すなわち１サブコードブロック単位で各回路ブロックの
動作制御を行う。

【００１５】ここで、ＣＤのデータフォーマットにおい
て、データ信号中のシンクパターンは、〔１０００００
０００００１００００００００００１０〕の２４ビット
で構成されており、この実施例では、上述のレジスタ１
２，１３，１４が１４ビットのデータを取り扱うように
なっているので、〔１００００００００００１００〕の
１４ビットのパターンに置き換えて扱い、出力段で２４
ビットのシンクパターンに修復するようにしている。上
記１４ビットのパターンデータは、上記フレームシンク
信号Ｓｆに応じた上記システム制御回路１５からの信号
によって、リードオンリーメモリ１６でされて上記レジ
スタ１２，１３，１４に供給される。また、上述のサブ
コード信号においても、１サブコードブロックすなわち
９８フレーム毎に、Ｓ₀＝〔００１００００００００００１〕Ｓ₁＝〔０００００００００１００１０〕の特定のパターンデータが挿入されるので、これらの信
号Ｓ₀，Ｓ₁ は、上記ブロックシンク信号Ｓｂに応じた
上記システム制御回路１５からの信号によって、上記リ
ードオンリーメモリ１６で形成されて上記レジスタ１
２，１３，１４に供給される。

【００１６】これらの信号が上記レジスタ１２，１３，
１４で順次転送されることにより、上記レジスタ１２に
保持しているデータに対して、１つ前のデータが上記レ
ジスタ１３に保持され、２つ前のデータが上記レジスタ
１４に保持される。

【００１７】また、上記リードオンリーメモリ１１，１
６にて形成される１４ビットデータの先端の”０”の数
及び終端の”０”の数は、データ信号Ｓｄによって一義
的に決まるので、これらの数値がデータ信号と同時に形
成される。ここで、１４ビットデータの先端及び終端
の”０”の数は、上述の変換テーブルにおいて、９個以
下に定められており、４ビットで表される。なお、シン
クパターンにおいて、１４ビットの置換データの終端
の”０”の数は２個であるが、２４ビットのパターンで
は１個なので、この場合の終端の”０”の数は〔０００
１〕にされる。これらの４ビットずつの信号も上記レジ
スタ１２，１３，１４にてデータ信号と同様に転送され
る。

【００１８】上記レジスタ１２の先端の”０”の数を示
す数値Ｆ₁と、上記レジスタ１３の終端の”０”の数を
示す数値Ｂ₂が、３ビットのマージングビットを形成す
るリードオンリーメモリ１７，１８のアドレスに供給さ
れる。

【００１９】ここで、上記マージングビットは、上記リ
ードオンリーメモリ１７，１８において、

〔０００〕，〔００１〕，〔０１０〕，〔１００〕の連続する”０”の数を２以上とする上述の規則を満た
す４通りのビットパターンが選択される。また、上記マ
ージングビットは、前後のデータ信号の間に挿入された
状態で連続する”０”の数を２以上１０以下とする規則
を満たす必要があり、上述の先端の”０”の数を示す数
値Ｆ₁及び終端の”０”の数を示す数値Ｂ₂をアドレス
として、上記規則を満足しない組み合わせを除いたビッ
トパターンが選択される。さらに、上記マージングビッ
トは、前後のデータ信号の間に挿入された状態で、上述
の２４ビットのシンクパターンと一致させないために、
前後のデータ信号のパターンが次に示す１１通りのいず
れかであった場合に、それぞれのマージングビットの×
印を付した組み合わせが除かれる。なお、マージングビ
ットは、上記数値Ｆ₁,Ｂ₂ で選ばれる全ての場合を示
してある。

【００２０】

【数１】

【００２１】上記１１通りのビットパターンは、現在の
データ，１つ前のデータ，２つ前のデータ及び１つ前の
マージングビットによって、弁別することができる。こ
の実施例では、上記リードオンリーメモリ１７から上記
数値Ｆ₁，Ｂ₂に対して全てのマージングビットを出力
し、また、上記リードオンリーメモリ１８から上述の１
１通りの場合における上記数値Ｆ₁，Ｂ₂に対して×印
を付した組み合わせを除いたマージングビットを出力す
る。さらに、上記レジスタ１２，１３，１４に保持され
たデータ信号と後述するレジスタ４２に保持される１つ
前のマージングビットとが検出回路１９に供給されてお
り、この検出回路１９にて上述の１１通りの場合が検出
される。上記検出回路１９による検出信号によって、通
常時には上記リードオンリーメモリ１７が選択され、上
述の１１通りの場合には上記リードオンリーメモリ１８
が選択される。

【００２２】この実施例において、上記リードオンリー
メモリ１７，１８から出力されるマージングビットは、
セレクタ２０に供給されている。また、上記システム制
御回路１５から０〜３の数値がセレクタ２１に順次供給
されている。このセレクタ２１は、当初上記システム制
御回路１５側を選択し、上記システム制御回路１５から
０〜３の数値を上記セレクタ２０に与える。これによっ
て、上記セレクタ２０は、上記システム制御回路１５か
らの数値〔０〜３〕に応じて入力すなわちマージングビ
ットを選択する。

【００２３】上記セレクタ２０にて選択されたマージン
グビットはリードオンリーメモリ２２のアドレスに供給
されており、上記リードオンリーメモリ２２にて上記マ
ージングビットを構成するディジタル信号のＤＳＶ(Dig
ital Sum Value) と極性の信号が形成される。また、上
記レジスタ１２のデータ信号はリードオンリーメモリ２
３のアドレスに供給されており、上記リードオンリーメ
モリ２３にて上記データ信号を構成するディジタル信号
のＤＳＶ(Digital Sum Value) と極性の信号が形成され
る。また、このデータ信号及びマージングビットのＤＳ
Ｖと極性を示す信号は、それぞれＤＳＶレジスタ２４，
２５、極性レジスタ２６，２７に供給されている。

【００２４】上記ＤＳＶレジスタ２４，２５からの信号
は、加減算回路２８の一方の入力Ａに供給されている。
上記加減算回路２８の他方の入力Ｂには、累積ＤＳＶレ
ジスタ２９からの信号が供給されている。さらに、上記
極性レジスタ２６，２７からの信号と累積極性レジスタ
３０からの信号とが組み合わせ論理回路３１に供給され
ており、この論理回路３１の出力にて上記加減算回路２
８の加減算の制御が行われる。

【００２５】上記加減算回路２８の出力信号は、レジス
タ３２，３３に供給されるとともに、絶対値回路３４を
介してレジスタ３５，３６に供給されている。また、上
記レジスタ３６の出力信号は、上記加減算回路２８の一
方の入力Ａに供給されている。さらに、上記レジスタ３
２，３３，３５の出力信号は、上記加減算回路２８の他
方の入力Ｂに供給されているとともに、上記累積ＤＳＶ
レジスタ２９に供給されている。

【００２６】また、上記論理回路３１からの信号がセレ
クタ３７に供給されている。さらに、極性レジスタ３８
からの信号が上記セレクタ３７に供給されており、この
セレクタ３７が上記加減算回路２８からの信号によって
制御され、このセレクタ３７からの信号が上記極性レジ
スタ３８に供給されている。そして、上記極性レジスタ
３８からの信号が上記累積極性レジスタ３０に供給され
ている。

【００２７】さらに、上記システム制御回路１５から上
記セレクタ２１に供給される数値がセレクタ３９にも供
給されている。上記セレクタ３９は、インジケータ４０
からの信号が供給されており、このセレクタ３９が上記
加減算回路２８からの信号によって制御され、このセレ
クタ３９からの信号が上記インジケータ４０に供給され
ている。さらに、上記インジケータ４０からの信号が上
記セレクタ２１に供給されている。

【００２８】そして、これらの回路が上記システム制御
回路１５からの信号によって制御されて、ＣＤのデータ
フォーマットの規則上問題となる組み合わせを除くとと
もに、ＤＣ成分を抑圧するのに最適な組み合わせ状態の
マージングビットの選択が行われる。

【００２９】ここで、１４ビットのデータ信号と３ビッ
トのマージングビットの１組の信号を直列に出力するに
は、１４＋３＝１７の１７クロック期間を必要とし、上
述のデータを全て並列で処理する場合には、図３に示す
ように、Ａ〜Ｒの１７タイムスロットを用いて、タイミ
ング０〜１６で処理を行い、次のタイミング０で新たな
１４ビットのパターンを入力するようにする。

【００３０】すなわち、先ず、タイミング０で上記レジ
スタ１２に任意の１４ビットのデータをセットする。そ
して、期間Ａに上記各リードオンリーメモリ１７，１
８，２０，２３をアクセスし、さらに、上記セレクタ２
０で選択された１番目のマージングビットによって上記
リードオンリーメモリ２２をアクセスする。

【００３１】次に、タイミング１で上記リードオンリー
メモリ２２，２３からのデータ信号及び１番目のマージ
ングビットのＤＳＶ及び極性を上記レジスタ２４，２７
にセットする。そして、期間Ｂには、上記レジスタ２
５，２９の出力を選択して上記加減算回路２８に供給す
るとともに、上記論理回路３１にて上記レジスタ３０の
極性をそのまま取り出して上記加減算回路２８に供給
し、極性が負”０”のときには加算Ａ＋Ｂを行い、極性
が正”１”のときには減算Ａ−Ｂを行う。

【００３２】上記加減算回路２８による演算結果をタイ
ミング２で上記レジスタ３２にセットするとともに、こ
の値の絶対値を上記レジスタ３５にセットする。そし
て、期間Ｃには、上記レジスタ３２，２４の出力を選択
して上記加減算回路２８に供給するとともに、上記論理
回路３１にて上記レジスタ３０，２７の出力の排他的論
理和を取り出して、この極性にて上記加減算回路２８の
制御を行う。

【００３３】上記加減算回路２８による演算結果及び絶
対値をタイミング３で上記レジスタ３２，３５にセット
し、上記論理回路３１による上述の排他的論理和出力と
さらに上記レジスタ２６の内容との排他的論理和を取り
出して上記レジスタ３８にセットするとともに、上記イ
ンジケータ４０に０をセットする。

【００３４】また、この期間Ｃには、上記セレクタ２０
にて２番目のマージングビットを選択し、上記リードオ
ンリーメモリ２２の出力をタイミング３で上記レジスタ
２５，２６にセットする。そして、期間Ｄには、上記レ
ジスタ２５，２９の出力を上記加減算回路２８にセット
して、上記レジスタ３０の極性に応じた演算を上記加減
算回路２８にて行う。

【００３５】上記加減算回路２８による演算結果及び絶
対値をタイミング４で上記レジスタ３３，３６にセット
する。そして、期間Ｅには、上記レジスタ３３，２４の
出力を上記加減算回路２８にセットして、上記レジスタ
３０，２６の排他的論理和の極性に応じた演算を上記加
減算回路２８にて行う。

【００３６】上記加減算回路２８による演算結果及び絶
対値をタイミング５で上記レジスタ３３，３６にセット
する。そして、期間Ｆには、上記レジスタ３５，３６の
出力を上記加減算回路２８にセットしてＢ−Ａの演算を
上記加減算回路２８にて行う。

【００３７】そして、タイミング６では、上記加減算回
路２８による演算結果が正であるときには上記レジスタ
３２の内容の絶対値が上記レジスタ３３の内容の絶対値
よりも大きいことになるので、上記レジスタ３３の内容
を上記レジスタ３２に移し、同時に、上記レジスタ３
０，２６の内容の排他的論理和出力とさらに上記レジス
タ２７の内容との排他的論理和を取り出して上記レジス
タ３８にセットするとともに、上記インジケータ４０に
１をセットする。

【００３８】また、この期間Ｆには、上記セレクタ２０
にて３番目のマージングビットを選択し、上記リードオ
ンリーメモリ２２の出力をタイミング６で上記レジスタ
２５，２６にセットする。

【００３９】以下同様に、３番目のマージングビットに
対する演算処理を期間Ｇ〜Ｉに行い、その演算結果をタ
イミング９で上記インジケータ４０にセットする。

【００４０】さらに、４番目のマージングビットをタイ
ミング９でセットして、これに対する演算処理を期間Ｊ
〜Ｌに行い、その演算結果をタイミング１２で上記イン
ジケータ４０にセットする。

【００４１】そして、期間Ｍには、上記セレクタ２１を
上記インジケータ４０側に切り換えて、このインジケー
タ４０の内容によって上記セレクタ２０を切り換え、タ
イミング１３で選択された最適のマージングビットを上
記レジスタ４１に供給する。また、このとき上記レジス
タ３２，３８の内容は、それぞれ上述の最適のマージン
グビットに対応した累積ＤＳＶ及び極性になっているの
で、これらの値を上記レジスタ２９，３０にセットす
る。

【００４２】さらに、上記レジスタ４１の内容を次のタ
イミング０で上記レジスタ４２に移し、このレジスタ４
２の３ビットのマージングビットと上記レジスタ１３の
１４ビットのデータ信号を結合して、１７ビットの信号
を並直列変換用のシフトレジスタ４３に供給する。上記
シフトレジスタ４３の内容は、上記システムクロック信
号Ｓｃに従って読み出され、排他的論理和回路４４にて
シンクパターンを修復して、フリップフロップ４５を介
して出力端子４６から出力される。

【００４３】そして、この実施例では、上記累積ＤＳＶ
及び極性を保持する上記レジスタ２９，３０を９８フレ
ームすなわち１サブコードブロック毎にリセットするこ
とにより、上記１サブコードブロック単位に独立したＤ
ＳＶの制御を行い、このＤＳＶの値に応じたビットパタ
ーンのマージングビットを上記ｎ（ｎ＝１４）ビットの
データの間に挿入した記録データを形成している。上記
記録データは、１サブコードブロック単位に独立したＤ
ＳＶの制御が行われているので、上記１サブコードブロ
ック単位を１セクタとするブロックデータとして個別に
管理して、記録再生することができる。

【００４４】このようにして得られる１サブコードブロ
ック（１セクタ）のデータブロックは、例えば、図４に
示す如き光ディスク１０１に記録される。

【００４５】本発明に係るデータ記録媒体の全体及びそ
の一部を拡大して模式的に示す図４において、光ディス
ク１０１は、記録媒体として例えば磁気光学効果を有す
る垂直磁化膜を透明基板上に形成した光磁気ディスクが
用いられ、スパイラル状に形成されたプリグルーブ１０
２間のランド部を記録トラック１０３とし、例えば、上
記図１に示した変調回路にて得られる上述のＣＤ−ＲＯ
Ｍのデータフォーマットに従った２Ｋバイト完結のブロ
ックデータが上記記録トラック１０３に光磁気記録され
るようになっている。

【００４６】上記記録トラック１０３には、上記ＣＤ−
ＲＯＭのデータフォーマットにおける同期信号(SYNC)部
分あるいはエラー訂正信号(ECC) 部分に対応する等間隔
位置に、そのトラック幅をバースト状に変化させたアド
レス領域１０４が設けられており、上記トラック幅の変
化により例えば１９ビットのアドレス情報が各アドレス
領域１０４に予め記録されている。上記トラック幅の変
化によるアドレス情報の信号スペクトルは、サーボ帯域
より上の成分となるようにしてある。

【００４７】また、上記光ディスク１０１は、データの
記録されるデータ領域１０６の内周側にリードイン領域
１０７が設けてあり、上記データ領域１０６の記録状況
を示すリードイン情報が上記リードイン領域１０７に記
録されるようになっている。

【００４８】上述のようにトラック幅の変化により所定
ビットのアドレス情報が各アドレス領域１０４に予め記
録された記録トラック１０３を有する光ディスク１０１
をデータストレージとして用いるディスク装置では、デ
ータの読み取りを行う光学ピックアップとして、例え
ば、図５に示すような各ディテクタＡ，Ｂ，Ｃ，Ｄにて
構成される４分割ディテクタ１１０を用いることによ
り、上記各ディテクタＡ，Ｂ，Ｃ，Ｄの各出力Ｓ_A，Ｓ
_B，Ｓ_C，Ｓ_Dを加算器１１１にて加算した加算出力信
号(Ｓ_A＋Ｓ_B＋Ｓ_C＋Ｓ_D)としてデータ信号ＲＦを検出す
ることができ、また、上記記録トラック１０３の長手方
向（Ｘ−Ｘ’方向）に配列されている上記各ディテクタ
Ａ，Ｂの各出力Ｓ_A，Ｓ_Bの加算器１１２による加算出
力Ｓ_ABと上記各ディテクタＣ，Ｄの各出力Ｓ_C，Ｓ_D の
加算器１１３による加算出力Ｓ_CDとを減算器１１４にて
減算した減算出力信号(Ｓ_AB−Ｓ_CD)すなわち上記記録ト
ラック１０３の幅方向（Ｙ−Ｙ’方向）に配列されてい
る上記各ディテクタＡ，Ｂ及び各ディテクタＣ，Ｄの各
出力Ｓ_A，Ｓ_B，Ｓ_C，Ｓ_Dのプッシュプル出力として
アドレス情報ＡＤＲを検出することができる。

【００４９】この光ディスク１０１では、上記記録デー
タは、１サブコードブロック単位に独立したＤＳＶの制
御が行われた記録データを上記１サブコードブロック単
位を１セクタのブロックデータとして個別に管理して、
記録再生することができる。

【００５０】

【発明の効果】本発明に係るディスク状記録媒体では、
記録データのＤＳＶがデータブロック単位で独立に制御
されているので、データブロック単位で記録データを書
き込みや書き換えを行っても、他のデータブロックの記
録データの内容に影響を与えることがない。したがっ
て、本発明によれば、ＣＤ−ＷＯやＣＤ−ＲＡＭ等のデ
ータ記録媒体において、データをブロック単位で書き込
みや書き換えを行い、ブロック単位のデータ管理を効率
良く行うことができる。

【図面の簡単な説明】

【図１】本発明を実施するために用いる変調回路の構成
を示すブロック図である。

【図２】上記変調回路における各信号の関係を示す模式
図である。

【図３】上記変調回路の動作を説明するためのタイムチ
ャートである。

【図４】本発明を適用した光ディスクの模式的な平面図
である。

【図５】上記光ディスクに対してデータの読み取りを行
う光学ピックアップの構成を示す模式図である。

【図６】コンパクトディスク(CD)のデータフォーマット
を示す模式図である。

【図７】ＣＤ−ＲＯＭのデータフォーマットを示す模式
図である。

【符号の説明】

１０１光ディスク、１０３記録トラック、１０４
アドレス領域、１０６データ領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−94439（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 7/007 G11B 20/12

Claims

(57)【特許請求の範囲】

【請求項１】スパイラル状に予め形成された記録トラ
ックに沿って、データをブロック化して書込みが行える
ディスク状記録媒体において、上記記録トラック上のブロックは、同期信号が記録され
た同期信号領域と、ｎビットのデータの間に上記ｎビットのＤＳＶ(Digital
Sum Value) の値に応じたビットパターンのｐビットの
マージングビットが挿入されるとともに、上記ＤＳＶの
値が所定長のデータブロックで独立に設定された上記所
定長のデータブロック単位でデータが記録された上記同
期信号領域に続くデータ領域とを備えたことを特徴とす
るディスク状記録媒体。
【請求項２】上記所定長のデータブロックは、サブコ
ードブロックであることを特徴とする請求項１記載のデ
ィスク状記録媒体。