JPS5964969A - 符号復号化装置の画像信号生成装置 - Google Patents
符号復号化装置の画像信号生成装置Info
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- JPS5964969A JPS5964969A JP57174623A JP17462382A JPS5964969A JP S5964969 A JPS5964969 A JP S5964969A JP 57174623 A JP57174623 A JP 57174623A JP 17462382 A JP17462382 A JP 17462382A JP S5964969 A JPS5964969 A JP S5964969A
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- signal
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は７アク７ミリ符号復号化装置の画像生成方式に
係シ、特に画像信号の複数ビットを１ワードして、特に
高速化処理に好適なワード単位で並列に画１象信号を生
成する方式に関する。
係シ、特に画像信号の複数ビットを１ワードして、特に
高速化処理に好適なワード単位で並列に画１象信号を生
成する方式に関する。
ファクシミリ送信機は、原稿を走査して得た画１象１言
号を通常はＭｏｄｉｔｉｅｄ Ｈｕｔｔｍａｎ Ｃｏｄ
ｅ （以下ＭＨ符号と呼ぶ）等の符号に変換して相手の
７アクシミリ受信機に伝送する。ファクシミリ受信機は
、受信した符号を元の画像信号に変換（復号化）し記録
する。通常この復号化した画像信号は一部メモリに記憶
されるが、従来では１ビツトを１ワードとするメモリに
記憶していたため、高速化のためには、高速に動作する
高価なメモリが必要であった。また、複数ビットを１ワ
ードとするメモリを用いたシステムにおいても、シリア
ルな１ｉｌｊｌ＃信号をカウンタと７リアル／パラレル
袈換回路でパラレルな１ワードの画ＩＡ ｌｏ号に斐換
していたため、カウンタとシリアル／パラレル変換回路
に高速動作が要求されるという欠点があった。
号を通常はＭｏｄｉｔｉｅｄ Ｈｕｔｔｍａｎ Ｃｏｄ
ｅ （以下ＭＨ符号と呼ぶ）等の符号に変換して相手の
７アクシミリ受信機に伝送する。ファクシミリ受信機は
、受信した符号を元の画像信号に変換（復号化）し記録
する。通常この復号化した画像信号は一部メモリに記憶
されるが、従来では１ビツトを１ワードとするメモリに
記憶していたため、高速化のためには、高速に動作する
高価なメモリが必要であった。また、複数ビットを１ワ
ードとするメモリを用いたシステムにおいても、シリア
ルな１ｉｌｊｌ＃信号をカウンタと７リアル／パラレル
袈換回路でパラレルな１ワードの画ＩＡ ｌｏ号に斐換
していたため、カウンタとシリアル／パラレル変換回路
に高速動作が要求されるという欠点があった。
不発１男の目的は、比較旧に低速動作形の回路要素を用
いて高速に復号化した画ＴＩＪ号を生成できる符号化信
号頌号化装置を提供することにある。
いて高速に復号化した画ＴＩＪ号を生成できる符号化信
号頌号化装置を提供することにある。
本発明は、１題詠１３号の複数ビットを１ワードとして
処理し始端のワードアドレスとビットアドレス及び終端
のワードアドレスとビットアドレスから高速にワード単
位の画像信号を生成するようにし、回路要素の動作回数
を少なくして多くの画像信号を得るようにしたものであ
る。
処理し始端のワードアドレスとビットアドレス及び終端
のワードアドレスとビットアドレスから高速にワード単
位の画像信号を生成するようにし、回路要素の動作回数
を少なくして多くの画像信号を得るようにしたものであ
る。
以下、本発明の一実施例を図面を用いて説明する。第１
図は、ＭＨ符号信号Ｃを入力し、これを変換回路１００
０でランレングス信号比りに変換し、バイトデータ形成
回路２０００でランレングスからバイト単位の７謙１ｉ
ｉ号（以下バイトデータと呼ぶ）ＢＤと、このバイトデ
ータ信号ＢＤを記憶するメモリ３０００のアドレス信号
８Ｂを作成し、８ビツトを１ワードとするメモリ３００
ｏに記録するまでのＭ Ｉ−１符号復号回路のブロック
図である。ＭＨ符号１ｄ号Ｃを人力しこれをう／レング
ス信号ＲＬに変換する変換回Ｍ１００Ｏは、特開昭５７
−９９０８３号公報で詳しく説明されているのでここで
は詳しい説明は省略する。メモリ３０００は８ビツトを
１ワードとして記憶するタイプのもので、例えば株式会
社日立製作所製のメモリ（ＨＭ６１１６）のような几Ａ
Ｍ （ＲａｎｄｏｎＡｃｃｅｓｓ Ｍｅｍｏｒｙ
）でよい。ランレングス信号比りを入力し、バイトデー
タ信号ＢＤ及びバイトアドレス信号８Ｂを出力するバイ
トデータ形成回路２０００については第２図以下を用い
て詳細に説明する。コントローラ４０００は上記各回路
の状態を判読し、上記各回路に制御信号及びタイミング
信号を出力するもので、例えばマイクロコンピュータあ
るいはマイクロプログラムとシーケンサの組合せ回路等
で構成される。
図は、ＭＨ符号信号Ｃを入力し、これを変換回路１００
０でランレングス信号比りに変換し、バイトデータ形成
回路２０００でランレングスからバイト単位の７謙１ｉ
ｉ号（以下バイトデータと呼ぶ）ＢＤと、このバイトデ
ータ信号ＢＤを記憶するメモリ３０００のアドレス信号
８Ｂを作成し、８ビツトを１ワードとするメモリ３００
ｏに記録するまでのＭ Ｉ−１符号復号回路のブロック
図である。ＭＨ符号１ｄ号Ｃを人力しこれをう／レング
ス信号ＲＬに変換する変換回Ｍ１００Ｏは、特開昭５７
−９９０８３号公報で詳しく説明されているのでここで
は詳しい説明は省略する。メモリ３０００は８ビツトを
１ワードとして記憶するタイプのもので、例えば株式会
社日立製作所製のメモリ（ＨＭ６１１６）のような几Ａ
Ｍ （ＲａｎｄｏｎＡｃｃｅｓｓ Ｍｅｍｏｒｙ
）でよい。ランレングス信号比りを入力し、バイトデー
タ信号ＢＤ及びバイトアドレス信号８Ｂを出力するバイ
トデータ形成回路２０００については第２図以下を用い
て詳細に説明する。コントローラ４０００は上記各回路
の状態を判読し、上記各回路に制御信号及びタイミング
信号を出力するもので、例えばマイクロコンピュータあ
るいはマイクロプログラムとシーケンサの組合せ回路等
で構成される。
第２図は、本発明になるバイトデータ形成回路２０００
の詳細ブロック図で、ｌワードが８ビツトのバイト単位
のメモリを用いたときの列で示しである。バイトデータ
形成回路２０００への入力信号は、ランレングス信号比
りを除いて全コントローラ４０００からのものである。
の詳細ブロック図で、ｌワードが８ビツトのバイト単位
のメモリを用いたときの列で示しである。バイトデータ
形成回路２０００への入力信号は、ランレングス信号比
りを除いて全コントローラ４０００からのものである。
ここでは各ブロック回路の機能の説明及び各信号の機能
の説明を行い、詳細な動作説明は第４図のタイミングチ
ャートを用いて行う。記録開始バイトアドレス記憶回路
２０１ＯはメモＩＪ ３０００への記録開始点のバイト
単位のアドレスを記憶する回路である。
の説明を行い、詳細な動作説明は第４図のタイミングチ
ャートを用いて行う。記録開始バイトアドレス記憶回路
２０１ＯはメモＩＪ ３０００への記録開始点のバイト
単位のアドレスを記憶する回路である。
記録開始ビットアドレス記憶回路２０２０はメモ！７３
０００への記録開始点のバイト内のビット位置を記憶す
る回路である。バイト内の８ビツトのデータをＤ ｏ
＝ Ｄ ｔ と表すと、例えば記録開始点がＤ３とする
と、記録−目始ビットアドレス記１意回路２０２０には
「３」が記憶される。同様に記録終了点を記憶する回路
として、記録終了バイトアドレス記憶回路２０３０と記
録終了ビットアドレス記Ｉ意回路２０４０がある。これ
らは、例えばラッチ回路で構成することができる。これ
らは、コントローラ４０００からのラッチパルス信号Ｌ
ｌ及びＬ２によって、所定の値がラッチされる。また、
これらは、記録開始バイトアドレス信号８Ｂ及び記録開
始ビットアドレス信号ｓｂ及び記録終了バイトアドレス
信号ＥＢ及び記録終了ビットアドレス信号Ｅｂ’＆出力
する。マスク回路２０５０及びマスク回路２０６０は、
それぞれ記録開始ビットアドレスｌｃ＋ ’ｊ Ｓ ｂ
及び記録終了ビットアドレス１ｇ号Ｅｂをマスクする回
路で、コントローラ４０００からのマスク信号Ｍによっ
てコントロールされ、ピッドアドレス信号Ｓｂ、Ｅｂを
強制的に全て「０」としｆｒＡ）、そのままスルーに出
力したシする機能をもつ。これらは、例えば論理ゲート
回路でｉａ成できる。マルチプレクサ２０７０及び２０
８０は演算ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ
ｓ：ＡＵという）２０９０への入力信号を選択するもの
で、それぞれセレクト信号ＳＬ１及びＳＬ２によって制
御される。ＡＵ２０９０はＡボート及びＢポートからの
入力信号の加算や減算を行うもので、演算モードはセレ
クト信号ＳＬ３で選択される。演算結果は２進数信号で
出力し、１桁目から３桁目までをビットアドレス信号Ａ
ｂと・し、４桁目以上をバイトアドレス信号ＡＢとして
出力する。また、バイトアドレス信号Ａ １３が「０」
の場合以外は、バイト差有無信号Ｂを７・イレペル（論
理１：単に「１」という）とし、ＡボートとＢボートに
入力されたバイトアドレスに差があることを示す。バイ
トデータ生成回路２１００は、記録開始及び終了ビット
アドレス信号Ｓｂ、Ｅｂ及びバイト差有無信号Ｂ及び色
情報信号ＣＬを入力し、バイト内のθビット目から７ビ
ツト目までの任意の位置に任意のピット長で色情報信号
ＣＬと同じ色信号（「１」かｒＯＪ）Ｄを並列に作成す
る回路で、詳細は第３図及び第４図を用いて説明する。
０００への記録開始点のバイト内のビット位置を記憶す
る回路である。バイト内の８ビツトのデータをＤ ｏ
＝ Ｄ ｔ と表すと、例えば記録開始点がＤ３とする
と、記録−目始ビットアドレス記１意回路２０２０には
「３」が記憶される。同様に記録終了点を記憶する回路
として、記録終了バイトアドレス記憶回路２０３０と記
録終了ビットアドレス記Ｉ意回路２０４０がある。これ
らは、例えばラッチ回路で構成することができる。これ
らは、コントローラ４０００からのラッチパルス信号Ｌ
ｌ及びＬ２によって、所定の値がラッチされる。また、
これらは、記録開始バイトアドレス信号８Ｂ及び記録開
始ビットアドレス信号ｓｂ及び記録終了バイトアドレス
信号ＥＢ及び記録終了ビットアドレス信号Ｅｂ’＆出力
する。マスク回路２０５０及びマスク回路２０６０は、
それぞれ記録開始ビットアドレスｌｃ＋ ’ｊ Ｓ ｂ
及び記録終了ビットアドレス１ｇ号Ｅｂをマスクする回
路で、コントローラ４０００からのマスク信号Ｍによっ
てコントロールされ、ピッドアドレス信号Ｓｂ、Ｅｂを
強制的に全て「０」としｆｒＡ）、そのままスルーに出
力したシする機能をもつ。これらは、例えば論理ゲート
回路でｉａ成できる。マルチプレクサ２０７０及び２０
８０は演算ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ
ｓ：ＡＵという）２０９０への入力信号を選択するもの
で、それぞれセレクト信号ＳＬ１及びＳＬ２によって制
御される。ＡＵ２０９０はＡボート及びＢポートからの
入力信号の加算や減算を行うもので、演算モードはセレ
クト信号ＳＬ３で選択される。演算結果は２進数信号で
出力し、１桁目から３桁目までをビットアドレス信号Ａ
ｂと・し、４桁目以上をバイトアドレス信号ＡＢとして
出力する。また、バイトアドレス信号Ａ １３が「０」
の場合以外は、バイト差有無信号Ｂを７・イレペル（論
理１：単に「１」という）とし、ＡボートとＢボートに
入力されたバイトアドレスに差があることを示す。バイ
トデータ生成回路２１００は、記録開始及び終了ビット
アドレス信号Ｓｂ、Ｅｂ及びバイト差有無信号Ｂ及び色
情報信号ＣＬを入力し、バイト内のθビット目から７ビ
ツト目までの任意の位置に任意のピット長で色情報信号
ＣＬと同じ色信号（「１」かｒＯＪ）Ｄを並列に作成す
る回路で、詳細は第３図及び第４図を用いて説明する。
一時記憶回路２１１０はバイトデータ信号ＢＤを一時記
憶するもので、ラッチ回路等で構成されラッチパルス信
号Ｌ３によって制御卸される。また、ライトパルス信号
Ｗでクリアされる。論理和回路２１２０はバイトデータ
生成回路２１００がらのデータ信号りと一時記憶回路２
１１ｏからのデータ信号ＬＤとの論理和をとシ、メモリ
３０００に記録すべきバイトデータ信号ＢＤを作シ出す
回路である。
憶するもので、ラッチ回路等で構成されラッチパルス信
号Ｌ３によって制御卸される。また、ライトパルス信号
Ｗでクリアされる。論理和回路２１２０はバイトデータ
生成回路２１００がらのデータ信号りと一時記憶回路２
１１ｏからのデータ信号ＬＤとの論理和をとシ、メモリ
３０００に記録すべきバイトデータ信号ＢＤを作シ出す
回路である。
第３図は、バイトデータ生成回路の詳細回路図である。
信号５ｂｏ−８ｂ２及び信号Ｅｂｏ〜Ｅｂｘは、それぞ
れ記録開始ビットアドレス信号ｓｂ及び記録終了ビット
アドレス信号Ｅｂのθビット目から２ビツト目の信号を
表す。デコーダ２１１０及び２１２０は、たとえばテキ
サスインストルメンツ社製のＩ Ｃ（Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ）の５Ｎ７４ＬＳ１３８を用い
ることができ、入力したビットアドレスに対応した出力
ピンｒＯＪとするものである。２１３１から２１３８及
び２１４１から２１４８はゲート回路である。第３図で
示されるバイトデータ生成回路２１００は表１のような
真理値表を持つ。
れ記録開始ビットアドレス信号ｓｂ及び記録終了ビット
アドレス信号Ｅｂのθビット目から２ビツト目の信号を
表す。デコーダ２１１０及び２１２０は、たとえばテキ
サスインストルメンツ社製のＩ Ｃ（Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ）の５Ｎ７４ＬＳ１３８を用い
ることができ、入力したビットアドレスに対応した出力
ピンｒＯＪとするものである。２１３１から２１３８及
び２１４１から２１４８はゲート回路である。第３図で
示されるバイトデータ生成回路２１００は表１のような
真理値表を持つ。
表 １
一：ｒＯＪでも「１」でも良い。
すなわち、色情！１ｇぢＣＬが１−〇」でのれば、デー
タ信号Ｄｏ＝Ｄｙは全て「０」となシ、色情報信号ＣＬ
が「１」で、バイト差有無信号Ｂが「０」の場曾、記録
開始ビットアドレス信号ｓｂの値がＸで、記録終了ビッ
トアドレス信号Ｅｂ。
タ信号Ｄｏ＝Ｄｙは全て「０」となシ、色情報信号ＣＬ
が「１」で、バイト差有無信号Ｂが「０」の場曾、記録
開始ビットアドレス信号ｓｂの値がＸで、記録終了ビッ
トアドレス信号Ｅｂ。
値がｙ（ｘ及びｙは０から７までの仕怠の値をとシ％
ｘ＜ｙである）のとき、ＤｚからＤアー１ までが「ｌ
」で、他はｒＯＪとなシ、色情報信号ＣＬが「１」で、
バイト差有無信号Ｂが「１」のとき、Ｄ８からＤｚまで
が「ｌ」で他は「０」となる。
ｘ＜ｙである）のとき、ＤｚからＤアー１ までが「ｌ
」で、他はｒＯＪとなシ、色情報信号ＣＬが「１」で、
バイト差有無信号Ｂが「１」のとき、Ｄ８からＤｚまで
が「ｌ」で他は「０」となる。
第４図は、色情報信号ＣＬが「ｌ」でランレングス几り
が「１１」の画像信号と色情報信号ＣＬが「０」でう／
レングスＲＬが「５」の画像信号を、メモＩＪ ３００
０にθ番地から順に記録していくとしたときのタイミン
グチャートで、コントローラ４０００がこれらのタイミ
ングを作シ出している。区間１〜■は説明の便宜上付け
たものである。区！ｉｊＪ ＩはＭｅ録開始アドンス信
号ＳＢ及びＳｂにシンレングス君号几りの「１１」を加
算し、記録終了アドレス記憶回路２０３０及び２０４０
にラッチさせる。区間■では記録開始バイトアドレス１
６号ＳＢと記録終了バイトアドレス信号ＥＢの差をとシ
、バイト差有無信号Ｂを作る。この例ではバイト差有無
信号Ｂが「１」（バイト差有シ）であるから、ライトパ
ルス信号Ｗを出力してバイトデータ信号ＢＤをメモ！ｊ
３０００に記録する。
が「１１」の画像信号と色情報信号ＣＬが「０」でう／
レングスＲＬが「５」の画像信号を、メモＩＪ ３００
０にθ番地から順に記録していくとしたときのタイミン
グチャートで、コントローラ４０００がこれらのタイミ
ングを作シ出している。区間１〜■は説明の便宜上付け
たものである。区！ｉｊＪ ＩはＭｅ録開始アドンス信
号ＳＢ及びＳｂにシンレングス君号几りの「１１」を加
算し、記録終了アドレス記憶回路２０３０及び２０４０
にラッチさせる。区間■では記録開始バイトアドレス１
６号ＳＢと記録終了バイトアドレス信号ＥＢの差をとシ
、バイト差有無信号Ｂを作る。この例ではバイト差有無
信号Ｂが「１」（バイト差有シ）であるから、ライトパ
ルス信号Ｗを出力してバイトデータ信号ＢＤをメモ！ｊ
３０００に記録する。
区間■では配球開始バイトアドレス信号ＳＢをインクリ
メントする。区間■で再び記録開始バイトアドレス信号
ＳＢと記録終了バイトアドレス信号ＥＢ間の差をとシ、
バイト差有無信号Ｂを作る。
メントする。区間■で再び記録開始バイトアドレス信号
ＳＢと記録終了バイトアドレス信号ＥＢ間の差をとシ、
バイト差有無信号Ｂを作る。
今回は差がないためバイトデータ信号ＢＤを一時記憶回
路２１１０にラッチする。区間■では記録開始ビットア
ドレス信号ｓｂを記録終了ビットアドレス信号Ｅｂに一
致させ、色情報信号ＣＬを「０」とする。区間■では区
間Ｉのときと同様にランレングス信号几りの「６」を加
算して記録終了アドレス信号ＥＢ及びＥｂを作成する。
路２１１０にラッチする。区間■では記録開始ビットア
ドレス信号ｓｂを記録終了ビットアドレス信号Ｅｂに一
致させ、色情報信号ＣＬを「０」とする。区間■では区
間Ｉのときと同様にランレングス信号几りの「６」を加
算して記録終了アドレス信号ＥＢ及びＥｂを作成する。
区間■では区間Ｈと同様に記録開始バイトアドレス１３
号、９Ｂと記録終了バイトアドレス信号ＥＢ間の差を求
め、差があるのでライトパルス信号Ｗを出力してバイト
データ信号ＢＤをメモＩＪ ３０００に記録する。この
とき、一時＾己伽回路２１１０には区間■でラッチした
ｒｏｏｏｏｏｌｌｌＪが１己１．はされておシ、バイト
データ生成回路２１００の出力信号りは、色情報信号Ｃ
ＬがｒｏＪでろるためｒｏｏｏｏｏｏｏｏＪであるから
、論理４１回路２１２０の出力はｒｏｏｏｏｏｌｌｌＪ
となシ、これがバイトデータ信号ＢＤとなる。また
、ライトパルス１Ｊ号Ｗの後端で一時記憶回路２１１０
はクリアされる。この−遅の動作より、メモリ３０００
には第５図に示すようなｒｔＪ（ハイレベルの１詠１ｇ
号）のランレングスが「１１」で、ｒＯＪ （ロウレ
ベルの画像信号）のランレングスが「５」の画ｉ範１’
ｏ号が記録される。
号、９Ｂと記録終了バイトアドレス信号ＥＢ間の差を求
め、差があるのでライトパルス信号Ｗを出力してバイト
データ信号ＢＤをメモＩＪ ３０００に記録する。この
とき、一時＾己伽回路２１１０には区間■でラッチした
ｒｏｏｏｏｏｌｌｌＪが１己１．はされておシ、バイト
データ生成回路２１００の出力信号りは、色情報信号Ｃ
ＬがｒｏＪでろるためｒｏｏｏｏｏｏｏｏＪであるから
、論理４１回路２１２０の出力はｒｏｏｏｏｏｌｌｌＪ
となシ、これがバイトデータ信号ＢＤとなる。また
、ライトパルス１Ｊ号Ｗの後端で一時記憶回路２１１０
はクリアされる。この−遅の動作より、メモリ３０００
には第５図に示すようなｒｔＪ（ハイレベルの１詠１ｇ
号）のランレングスが「１１」で、ｒＯＪ （ロウレ
ベルの画像信号）のランレングスが「５」の画ｉ範１’
ｏ号が記録される。
第６図はコントローラ４０００のフローチャートで１ラ
イン毎に起動されるものである。処理５０００ではイニ
シャライズを行う。クリえは、メモ！ｊ ３０００への
記録開始アドレス信号ＳＢ。
イン毎に起動されるものである。処理５０００ではイニ
シャライズを行う。クリえは、メモ！ｊ ３０００への
記録開始アドレス信号ＳＢ。
ｓｂを記録開始バイトアドレス記憶回路２０１０及び記
録開始ビットアドレス記１．ハ回路２０２０に設定し、
色情報信号ＣＬを設定し、一時記憶回路２１１０をクリ
アすることである。処理５１００はＭＨ符号をランレン
グスに復号化する処理を行う部分で、特開昭５７−９９
０８３号公報に詳しく説明されている。判定５２００は
ラインエンドを判定する処理で、ラインエンドとなると
この７０一部分から抜は出る。処理５３００では記録開
始アドレス信号ＳＢ、Ｓｂとシンレングス信号ＲＬを加
算して記録終了アドレスを求める処理を行う。
録開始ビットアドレス記１．ハ回路２０２０に設定し、
色情報信号ＣＬを設定し、一時記憶回路２１１０をクリ
アすることである。処理５１００はＭＨ符号をランレン
グスに復号化する処理を行う部分で、特開昭５７−９９
０８３号公報に詳しく説明されている。判定５２００は
ラインエンドを判定する処理で、ラインエンドとなると
この７０一部分から抜は出る。処理５３００では記録開
始アドレス信号ＳＢ、Ｓｂとシンレングス信号ＲＬを加
算して記録終了アドレスを求める処理を行う。
第４図の区間Ｉ、■に相当する。判定５４００では記録
開始バイトアドレス信号ＳＢと記録終了バイトアドレス
信号ＥＢ間の差を求め、差があるか否かを判定する。第
４図の区間ｎ、ＩＶ、■の前半部分に相当する。差があ
る場合は処理５６００に進み、差がない場合は処理５８
００に進む。処理５６００ではメモＩＪ ３０００にラ
イトパルス箔号Ｗを出力すると共に一時記憶回路２１１
０をクリアする。これは第４図の区間■、■の後半部分
に相当する。処理５７００では記録開始バイトアドレス
信号ＳＢをインクリメントし、記録開始ビットアドレス
信号ｓｂをクリアし、判定５４００に戻る。これは区間
■、■に相当する。処理５８００では一時記憶回路２１
１ｏにラッチパルス信号Ｌ３を出力して、バイトデータ
信号ＢＤを一時的に記憶する。第４図の区間■に相当す
る。処理５９００では記録開始ビットアドレス信号ｓｂ
を記録終了ビットアドレス信号Ｅｂに一致させる処理を
行う。第４図の区間Ｖに相当する。処理６０００では色
情報信号ＣＬを反転させて処理 ５１００に戻る。
開始バイトアドレス信号ＳＢと記録終了バイトアドレス
信号ＥＢ間の差を求め、差があるか否かを判定する。第
４図の区間ｎ、ＩＶ、■の前半部分に相当する。差があ
る場合は処理５６００に進み、差がない場合は処理５８
００に進む。処理５６００ではメモＩＪ ３０００にラ
イトパルス箔号Ｗを出力すると共に一時記憶回路２１１
０をクリアする。これは第４図の区間■、■の後半部分
に相当する。処理５７００では記録開始バイトアドレス
信号ＳＢをインクリメントし、記録開始ビットアドレス
信号ｓｂをクリアし、判定５４００に戻る。これは区間
■、■に相当する。処理５８００では一時記憶回路２１
１ｏにラッチパルス信号Ｌ３を出力して、バイトデータ
信号ＢＤを一時的に記憶する。第４図の区間■に相当す
る。処理５９００では記録開始ビットアドレス信号ｓｂ
を記録終了ビットアドレス信号Ｅｂに一致させる処理を
行う。第４図の区間Ｖに相当する。処理６０００では色
情報信号ＣＬを反転させて処理 ５１００に戻る。
以上の説明から明らカ為なように、本実施例釦よれば、
カウンタやシリアル／パラレル変換回路を用いることな
くランレングスから複数ビットを１ワードとするバイト
メモリに記録すべき画像信号を高速に生成することがで
きる。また、本実施例による画像信号形成回路は、メモ
リのアドレスをも同時に生成するため、ＤＭＡＣ（Ｄｉ
ｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌ ｌｅｒ ）のようなアドレス発生回路を必要としな
いという利点がある。
カウンタやシリアル／パラレル変換回路を用いることな
くランレングスから複数ビットを１ワードとするバイト
メモリに記録すべき画像信号を高速に生成することがで
きる。また、本実施例による画像信号形成回路は、メモ
リのアドレスをも同時に生成するため、ＤＭＡＣ（Ｄｉ
ｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌ ｌｅｒ ）のようなアドレス発生回路を必要としな
いという利点がある。
また、本実施例による画像信号形成回路は、カウンタの
ような自らタイミングを作シ出す回路を含まず、タイミ
ングは全てコントローラによって集中制御されているた
め、これを大規模集積（Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｒｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ＝ＬＳＩ
）化したとき試験が容易であるという利点をもつ。
ような自らタイミングを作シ出す回路を含まず、タイミ
ングは全てコントローラによって集中制御されているた
め、これを大規模集積（Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｒｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ＝ＬＳＩ
）化したとき試験が容易であるという利点をもつ。
本発明によれば画像信号を複数ビット単位で並列に生成
できるので低速動作形回路を用いて高速復号化処理が可
能となる効果がある。そしてこの画像信号を記録する場
合には複数ビットを１ワードとするメモリを用いること
ができるので、比較的低速動作形のメモリを用いて高速
に復号化画像信号を記録できる。たとえば、８ビツトを
１ワードとするメモリを用いた場合、１ビツトを１ワー
ドとするメモリを用いたときと同じ記録速度を得るには
１／８の速度を持つ低速動作形のメモリで良いことにな
シ、同一動作速度のメモリであれば８倍の速度が得られ
る。
できるので低速動作形回路を用いて高速復号化処理が可
能となる効果がある。そしてこの画像信号を記録する場
合には複数ビットを１ワードとするメモリを用いること
ができるので、比較的低速動作形のメモリを用いて高速
に復号化画像信号を記録できる。たとえば、８ビツトを
１ワードとするメモリを用いた場合、１ビツトを１ワー
ドとするメモリを用いたときと同じ記録速度を得るには
１／８の速度を持つ低速動作形のメモリで良いことにな
シ、同一動作速度のメモリであれば８倍の速度が得られ
る。
すなわち、メモリへの記録開始アドレスと記録終了アド
レスとのアドレス差を求めることによシ並列にワード単
位の＋ｔｆｊ 鐵信号を復号生成できるため、カウンタ
とシリアル／パラレル変換器を用いて１ビツト毎に直列
に処理をして画像信号を復号生成するのに比べ、高速に
画像信号を復号生成できるという効果がある。例えば、
８ビツトを１ワードとした場合、本発明によれば記録終
了アドレスを求める動作とバイトアドレス差を求める動
作の２つの動作で８ビツトの画像信号を復号生成できる
のに対し、カウンタとシリアル／パラレル変換器による
装置では８回動作する必要があシ、この場合には約４倍
の高速化が望める。
レスとのアドレス差を求めることによシ並列にワード単
位の＋ｔｆｊ 鐵信号を復号生成できるため、カウンタ
とシリアル／パラレル変換器を用いて１ビツト毎に直列
に処理をして画像信号を復号生成するのに比べ、高速に
画像信号を復号生成できるという効果がある。例えば、
８ビツトを１ワードとした場合、本発明によれば記録終
了アドレスを求める動作とバイトアドレス差を求める動
作の２つの動作で８ビツトの画像信号を復号生成できる
のに対し、カウンタとシリアル／パラレル変換器による
装置では８回動作する必要があシ、この場合には約４倍
の高速化が望める。
第１図は復号器のブロック図、第２図は第１図のバイト
データ形成回路の詳細ブロック図、第３図は第２図のバ
イトデータ生成回路の詳細回路図、第４図はタイミング
チャート、第５図はメモリの内容、第６図はフローチャ
ートである。 ２０１０・・・記録開始バイトアドレス記憶回路、２０
２０・・・記録開始ビットアドレス記憶回路、２０３０
・・・記録終了バイトアドレス記憶回路、２０４０・・
・配縁終了ビットアドレス記憶回路、２０５０．２０６
０−−−マスク回路、２０７０゜２０８０・・・マルチ
プレクサ、２０９ｏ・・・ＡＵ。 ２１００・・・バイトデータ生成回路、２１１０・・・
−一４：
データ形成回路の詳細ブロック図、第３図は第２図のバ
イトデータ生成回路の詳細回路図、第４図はタイミング
チャート、第５図はメモリの内容、第６図はフローチャ
ートである。 ２０１０・・・記録開始バイトアドレス記憶回路、２０
２０・・・記録開始ビットアドレス記憶回路、２０３０
・・・記録終了バイトアドレス記憶回路、２０４０・・
・配縁終了ビットアドレス記憶回路、２０５０．２０６
０−−−マスク回路、２０７０゜２０８０・・・マルチ
プレクサ、２０９ｏ・・・ＡＵ。 ２１００・・・バイトデータ生成回路、２１１０・・・
−一４：
Claims (1)
- 【特許請求の範囲】 ｌ。符号化信号を復号化して画１ａ信号に変換する符号
化信号復号化装置において、符号化信号を復号化して得
た画ｌ；４！信号の複数ビットを１ワードとしたときの
始端と終端のワード単位のアドレスとワード内のビット
単位のアドレスから、ワード単位の１ＩｉＩｉ像信号を
並列に生成する復号化回路を設けたことを特徴とする符
号化信号復号化装置。 ２、特許請求の範囲第１項において、前記復号化回路は
画鐵信号の腹故ビットを１ワードとして記憶するメモリ
を持ち、１鐵信号の前記メモリへの記録開始点及び記録
終了点のワード単位のアドレスとワード内のビット単位
のアドレスがらレード単位の画鐵言号を並列に生成しメ
モリに記録するようにしたことを特徴とする符号化信号
復号化装置。 ３、特許請求の範囲第２項において、前記復号化回路は
メモリへの記録開始点と記録終了点のワード単位のワー
ドアドレスとワード内のビット単位のビットアドレスを
記憶する回路と、演算回路と、前記演算回路を萌って得
る記録開始点と記録終ｒ点のワードアドレス差の有無訂
号と記録開始点及び記録終了点のビットアドレスと：１
ＩＪｊ：家１ｄ号の色情報とを入力しワード内の画１砿
１ｇ号を生成する画像信号生成回路と、ワード内の画像
信号を１時的に記憶する一時記憶回路と、ｌＩ！ｊ１象
信号生成回路からの１ワードの画鐵信号と一時記憶回路
からの１ワードの画ＩＪＪ ＩＮ号との論理和をとる論
理オロ回路とを持ち、記録開始点と記録終了点のワード
アドレス差を求め、差がなければ論理和回路の出力を一
時記１意回路に記憶させると共に記録開始点のビットア
ドレスを記録終了点のビットアドレスに一致させ、アド
レス差があれば論理和回路から出力されている１ワード
の！［！ｌｉ慮信号を記録開始点のワードアドレスが示
すアドレスのメモリに記録し、一時記憶回路をクリアし
、記録開始点のワードアドレスをインクリメントし、記
録開始点のビットアドレスをクリアし、記録開始点のワ
ードアドレスとビットアドレスがそれぞれ記録終了点の
ワードアドレスとビットアドレスに一致するまで前記動
作をくり返すようにしたことを特徴とする符号化ｉｇ号
復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174623A JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174623A JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5964969A true JPS5964969A (ja) | 1984-04-13 |
| JPH0427754B2 JPH0427754B2 (ja) | 1992-05-12 |
Family
ID=15981825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174623A Granted JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964969A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60502082A (ja) * | 1983-08-19 | 1985-11-28 | アドバンスト・マイクロ ディバイシズ・インコ−ポレ−テッド | ファクシミリ受信機のための画素発生器 |
| JPS614371A (ja) * | 1984-06-18 | 1986-01-10 | Nec Corp | 画像イメ−ジ変換回路 |
| JPS6190571A (ja) * | 1984-10-09 | 1986-05-08 | Nec Corp | ランレングス復号化回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121860A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 話中転送方式 |
-
1982
- 1982-10-06 JP JP57174623A patent/JPS5964969A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121860A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 話中転送方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60502082A (ja) * | 1983-08-19 | 1985-11-28 | アドバンスト・マイクロ ディバイシズ・インコ−ポレ−テッド | ファクシミリ受信機のための画素発生器 |
| JPS614371A (ja) * | 1984-06-18 | 1986-01-10 | Nec Corp | 画像イメ−ジ変換回路 |
| JPS6190571A (ja) * | 1984-10-09 | 1986-05-08 | Nec Corp | ランレングス復号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427754B2 (ja) | 1992-05-12 |
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