JPH0255987B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はMH（モデイフアイドハフマン）符号
化方式によつて帯域圧縮された圧縮データを再び
画像データに変換する装置において、MH符号を
解読してそのランレングスを求める方式に係るも
のであつて、特に符号解読を高速に行い、かつ回
路構成及び回路動作を簡単にするMH符号解読方
式に関する。

(2) 従来技術と問題点 画像信号を圧縮伝送するためにMH符号が広く
使用されている。このMH符号は符号長や符号の
切れ目を示す情報を持たないために、符号解読に
必要な情報とRL（ランレングス）を格納した
ROM（Read Only Memory）を用い、この
ROMからRLを求める方法が一般的である。この
ROMを使用する方法には、ハツシユ法、リニア
サーチ法、トリーサーチ法等があるが、ここでは
ハツシユ法により説明する。

第１図に、ハツシユ法の回路例を示す。ここで
１は符号ビツトが入力される12ビツト・シフトレ
ジスタ、２はROMであつて符号のビツト・パタ
ーンと等しいアドレスに、RL及びRLが記憶され
ていることを示す確認ビツト（ここでは説明上
「１」とする）を格納している。３はROM2の出
力を一時記憶するラツチ、４はシフト回路であつ
て確認ビツト「１」が出力されていないときクロ
ツクを１ケ発生し、シフトレジスタ１の符号ビツ
トをシフトするシフト回路、５は解読中の符号が
白ランか黒ランかを示すフリツプフロツプ（以下
FFという）である。

第１図の動作は次のようになる。まずシフトレ
ジスタ１に、第２図に示す如く、伝送された入力
符号の最初にあるEOL（End of Line；画像信号
の最初と、各走査線毎の最後に付与されるもので
11ビツト「０」が連結したあとに「１」の12ビツ
ト構成の符号）符号の先頭１ビツト（この場合は
「０」）を入力してROM2をアクセスする。この
ときROM2から確認ビツト「１」が出力されて
いなければ、シフト回路４でクロツクを１ケ発生
し、シフトレジスタ１に次の伝送符号を読込み
「０，０」が入力される。これによりROM2をア
クセスしても確認ビツト「１」が出力されないと
き、シフト回路４は再びクロツクを１ケ発生し、
シフトレジスタ１に次の符号ビツトを入力する。
EOL符号の場合には、先頭の11ビツトがオール
「０」なので、ROM2は確認ビツト「１」は出力
されず、このようなことが繰返されて12ビツト目
の「１」が入力されたとき、つまりシフトレジス
タ１にEOL符号が入力されたとき、ROM2は確
認ビツト「１」を出力する。このEOL符号のと
きはラツチ３よりRLは出力されない。そしてこ
の確認ビツト「１」によりFF5が一定の状態にセ
ツトされ、また、シフト回路４はこれによりシフ
トレジスタ１をクリアする。

それだからシフト回路４は再びシフトレジスタ
１に次の符号を１ビツト記入させてROM2をア
クセスするが、第２図に示す如くEOL符号の次
に白ビツト25ランレングスを示す符号（白ラン25
という）がシフトレジスタ１にセツトされるまで
確認ビツト「１」が出力されず、この白ラン25符
号がセツトされたときこのシフトレジスタ１にセ
ツトされた７ビツト「0101011」とFF5の出力に
応じてROM2はRL「25」を出力し、これによりラ
ツチ３はRL「25」を出力するとともに確認ビツト
「１」を出力する。このRL２５はEOLの次は白
であるので、これにより白ラン２５であることが
わかる。そしてシフト回路４はこれにより、再び
シフトレジスタ１をクリアするとともにラツチ
FF５は反転される。このようなことが繰返され
てRLが出力されるが、このとき受信側では、RL
は白の次は黒であるということがわかるので、こ
のRLのみで画像再生することができる。

このようにハツシユ法は、ROM2をアクセス
する回数が符号ビツト数と等しいため、（例えば
EOLでは12回アクセスして初めて出力が得られ
る）高速の解読処理が困難である。またROM2
をアクセスする毎にROMの出力の有無を確認ビ
ツトで確認する必要があるために、回路構成及び
回路動作が複雑になるという欠点がある。

なお、リニアサーチ法、トリーサーチ法にも同
様な欠点がある。

(3) 発明の目的 本発明の目的は、このような欠点を改善するた
めに、MH符号の解読処理を高速で行うととも
に、かつ回路構成及び回路動作が小形で簡単な
MH符号解読方式を提供することである。

(4) 発明の構成 この目的を達成するため本発明のMH符号解読
方式では、ROMを備えたモデイフアイドハフマ
ン符号を解読するMH符号解読回路において、符
号化ビツトを入力するシフトレジスタと、符号パ
ターンをアドレスとし符号の示すランレングスと
符号ビツト数を格納したROMと、前記ROM内
の符号ビツト数と同じシフトクロツクを発生して
シフトレジスタの符号ビツトをシフトするシフト
回路と、モデイフアイドハフマン符号の先頭の４
ビツトが“0000”であるか否かを判断する４ビツ
ト零検出手段を設け、モデイフアイドハフマン符
号の先頭４ビツトが“0000”の場合はこの先頭４
ビツトがオール零であることを示す指示信号と先
頭４ビツト以外のモデイフアイドハフマン符号を
メモリのアドレスに入力し、また先頭４ビツトが
“0000”でない場合は先頭４ビツトが“0000”で
ないことを示す指示信号とモデイフアイドハフマ
ン符号をメモリのアドレスに入力してランレング
スデータを得るようにしたことを特徴とする。

(5) 発明の実施例 本発明を一実施例にもとづき詳述するに先立ち
本発明の概略について説明する。

MH符号には符号長や符号間の切れ目を示す情
報が含まれていないためにROMから解読しよう
とする符号のRLを探索するのに多くの時間がか
かる。そこで本発明では符号ビツトパターンを
ROMのアドレスとして使用し、そのアドレスに
対応するメモリにRLのみならず符号ビツト数を
記憶しておく。そして解読が終了した符号のビツ
ト数だけシフトレジスタのROMのアドレスビツ
ト、すなわち符号ビツトをシフトして符号を次の
ROMのアドレスにセツトしてRLを求める。この
動作を繰返すことによりこれらの符号列（圧縮デ
ータ）の解読を早く行うことができる。またMH
符号の最長は12ビツトであり、この符号と白黒を
示すFFの１ビツトの合計13ビツトをROMのアド
レスとして使用するため2¹³ワードのメモリが必
要である。しかしMH符号において10ビツト以上
の符号は全て先頭４ビツトが「０」であるため、
これを識別して１ビツトに変換することで、
ROMのメモリ容量を2¹⁰ワード×２に減少でき
る。

以下本発明の一実施例を第３図及び第４図にも
とづき説明する。

第３図は本発明の一実施例構成図を示し、第４
図はROMのアドレスの説明図である。

図中、１１はシフトレジスタ、１２は第
1ROM、１３は第2ROM、１４はFF、１５，１
６はオア・ゲート、１７はラツチ、１８はシフト
回路、１９，２０はインバータである。

シフトレジスタ１１は可変長符号であるMH符
号が入力される12ビツトのシフトレジスタであつ
て、第１図のシフトレジスタ１に対応するもので
ある。

第1ROM１２は、MH符号で10ビツト以上の符
号の場合にアクセスされるROMであり、RLの外
にそのアクセスした符号のビツト長も記憶されて
いる。また第2ROM１３はMH符号で９ビツト以
下の符号の場合にアクセスされるROMであり、
第1ROM１２と同様にRLの外にそのアクセスし
た符号のビツト長も記憶されている。

これらの第1ROM１２と第2ROM13は本発明
の特徴とするところであるので、更に詳述する。
これらの各ROMには、前記の如く、データとし
てRLとMH符号の符号長が記憶されている。例
えば、第２図の先頭に示すEOL（12ビツト）符号
がこのシフトレジスタ１１にセツトされたとき、
その先頭４ビツトがオール「０」のためにオア・
ゲート１５はこの先頭４ビツト・オール零を検知
してこれを指示する指示信号「０」を出力し、こ
れがインバータ２０で「１」となり第1ROM１
２のチツプセレクト端子CSに「１」が印加され
て、この第1ROM１２が選択される。そして次
の８ビツトが第1ROM１２のアドレス端子A₀〜
A₇に伝達される。このとき、FF１４が「１」を
出力してアドレス端子A₈に印加している。した
がつて、第４図に示すように、このEOL符号に
より第1ROM１２がアクセスされたとき、ROM
データとしてRL＝「０」、ビツト長＝「12」が出力
され、これがラツチ１７にセツトされる。また、
次に、第２図の第２群のように、白ラン２５を示
す７ビツト符号「0101011」でアクセスされたと
き、オア・ゲート１５は「１」を出力して第
2ROM１３のチツプセレクト端子CSに印加され
るので、この第2ROM１３が選択されることに
なる。このとき先のEOL符号のビツト長信号に
よりFF１４は反転してA₈に「０」が入力してい
る。そしてその７ビツトのアドレス「0101011」
が第2ROM１３のA₀〜A₆に印加されると、A₇に
「０」、「１」のいずれか印加されていても第
2ROM１３は、データとしてRL＝「25」、ビツト
長＝「７」を出力し、このビツト長「７」はシフ
ト回路１８に印加される。

シフトレジスタ１１に、第３群として黒ラン２
８を示す12ビツト符号「000011001100」がセツト
されると、このときFF１４は第２群のアクセス
により反転されて黒を示す「１」を出力している
ので、この12ビツトにより第1ROM１２がアク
セスされることになる。即ち、その先頭４ビツト
の「0000」によりオア・ゲート１５は「０」を出
力し、インバータ２０は「１」を出力するので、
第1ROM１２がセレクトされる。そして残りの
８ビツト「11001100」がA₀〜A₇に印加され、こ
のときFF１４よりA₈に「１」印加されるので、
第1ROM１２から出力データとしてRL＝「28」、
ビツト長＝「12」を出力する。

それから第４群として白ラン７を示す４ビツト
符号「1111」がシフトレジスタ１１の先頭にセツ
トされると、このとき第2ROM１３のA₄〜A₇に
何が伝達されていても第2ROM１３は出力とし
てRL＝「７」、ビツト長＝「４」を出力する。この
ようにして第1ROM１２及び第2ROM１３はそ
れぞれMH符号に応じてアクセスされ、RLとア
クセスしたMH符号のビツト長を出力する。

ところでMH符号は２〜12ビツトの可変長符号
であり、実際のデータでは、これらの符号がラン
ダムに連続している。そのため解読しようとして
いる符号の後にどんな符号がきてもROMより正
しいデータが出力されなければならない。そのた
めに、第４図に示すように、符号のビツトパター
ンに冗長ビツトを付加してROMのアドレスを構
成している。例えばEOLの場合A₈は冗長ビツト
であり、また白ラン７についてはA₄〜A₇は冗長
ビツトである。冗長ビツトは全ての組合せ、すな
わち冗長ビツト数をｍとしたとき2^mの組合せが考
えられ、そのすべてのアドレスに対し、同じRL
とビツト長（符号ビツト数）を記憶する。

FF１４は、解読中の符号の白黒を決定するも
のであつて第１図のFF５に対応するものであり、
第1ROM１２あるいは第2ROM１３のいずれか
より出力が発生したことにより反転されるもので
ある。そしてEOLが検出されたとき「０」を出
力するようにセツトされる。

オア・ゲート１５は、MH符号が10ビツト以上
のときその先頭４ビツトがオール「０」であるこ
とを検出してこれを指示する指示信号「０」を出
力するものである。すなわち先頭４ビートオール
「０」を１ビツトの「０」に変換し、第1ROM１
２に入力する。このときこの指示信号はインバー
タ２０により反転されて入力するものである。

オア・ゲート１６は、EOL符号を検出するも
のでありEOL符号がシフトレジスタ１１にセツ
トされたときのみ「０」を出力し、１ライン毎に
現われるEOLを検出し、回路動作が符号に同期
しているかを確認している。

ラツチ１７は第1ROM１２あるいは第2ROM
１３の出力であるRLとビツト長（符号ビツト数）
を１時的に保持するラツチである。

シフト回路１８はラツチ１７のビツト長を入力
し、これと同数のクロツクを発生し、シフトレジ
スタ１を動作させるものである。

次に第３図の回路動作を、第２図に示す符号列
を解読する場合を例にとり、第４図を参照しつつ
説明する。

最初にシフト回路１８よりクロツクをシフト
レジスタ１１に送出し、MH符号列の最初の
EOL符号がシフトレジスタ１１にセツトされ
たとき、オア・ゲート１６はこれを検出して
「０」を出力してシフト回路１８のクロツクを
停止させる。そしてこのEOLと第1ROM１２
のアドレスの対応をとる。このときEOLの先
頭４ビツトはオール「０」のため、オア・ゲー
ト１５は「０」を出力し、インバータ２０は
「１」を出力するので、第1ROM１２がアクセ
スされることになる。そしてEOLの第５ビツ
ト〜第12ビツトの「00000001」が第1ROM１
２のA₀〜A₇に伝達され、第４図に示すように
第1ROM１２からはデータとしてRL＝零と
EOL符号長を示すビツト長「12」が出力され
てラツチ１７にセツトされる。そしてこのビツ
ト長「12」がシフト回路１８に伝達され、これ
によりシフト回路１８はクロツクを12ケ発生し
てシフトレジスタ１１をシフト制御する。

このシフト制御によりシフトレジスタ１１内
のEOLがシフトされて、今度はシフトレジス
タ１１の先頭に第２群の白ラン２５（0101011）
がセツトされる。この符号は先頭の４ビツトに
「１」が含まれているので、オア・ゲート１５
から先頭４ビツトがオール零ではないことを示
す指示信号「１」が出力されて第2ROM１３
がセレクトされる。このとき第1ROM１２に
はインバータ２０を経由して「０」が入力され
るのでセレクトされない。そしてこの第
2ROM１３のA₀〜A₆に前記（0101011）が伝達
され、第４図に示すように、A₇に何が印加さ
れても第2ROM１３からRL＝「25」とビツト長
＝「７」が出力され、ラツチ１７にセツトされ
る。このRL＝「25」は図示省略した次段の処理
回路に送出される。またビツト長「７」はシフ
ト回路１８に送出され、シフト回路１８では
EOLの場合と同様に、符号（0101011）のビツ
ト長と同じ７ケのクロツクを発生し、シフトレ
ジスタ１１内のこの符号（0101011）をシフト
し、次の第３群の黒ラン２８（000011001100）
をシフトレジスタ１１の先頭にセツトする。こ
のようにして上記の場合と同様に、第1ROM
１２からRL＝「28」、ビツト長＝「12」が出力さ
れ、これがラツチ１７にセツトされる。以下同
様な制御が行なわれ、白ラン７、黒ラン９、白
ラン１０…と順次符号解読が行なわれることに
なる。

このときFF１４はラツチ１７からデータが
出力される度に反転され、解読中の符号が白ラ
ンか、黒ランかの判断を行つている。

本発明はモデイフアイドリード符号化方式の
一次元符号（MH符号）の解読にも使用できる
ことはいうまでもない。

(6) 発明の効果 本方式でMH符号を解読すると、従来の方式の
ように、１ビツトシフトする毎にROMの出力を
確認することがない。したがつて回路を高速に動
作でき、回路構成が簡単にできる。またMH符号
の符号ビツト数（ビツト長）をROMデータに持
つているので、１つの符号に対してROMのアク
セスが１回で済むため符号解読回路の構成を簡単
にでき、しかも高速処理ができる。またMH符号
の最長は12ビツトであり、この符号と白黒を表わ
す１ビツトの合計13ビツトをROMのアドレスと
して使用するため、従来のものでは、2¹³ワード
（白黒ビツトを除いて2¹²ワード）のメモリ容量が
必要であつたものを、本発明ではMH符号におい
て10ビツト以上の符号を全て先頭４ビツトがオー
ル「０」であるため、これを認別して１ビツトに
変換することによりメモリ容量を2¹⁰ワード×２
（白黒ビツトを除いて2⁹ワード×２）と小さくす
ることができ、回路規模を小さくできる。

【図面の簡単な説明】

第１図は従来の構成図、第２図はMH符号列、
第３図は本発明の一実施例構成、第４図は本発明
のROMの構成図である。 図中、１１はシフトレジスタ、１２は第
1ROM、１３は第2ROM、１４はFF、１５，１
６はオア・ゲート、１７はラツチ、１８はシフト
回路、１９，２０はインバータである。

Claims (1)

1. 【特許請求の範囲】 １ ROMを備えたモデイフアイドハフマン符号
   を解読するMH符号解読回路において、符号化ビ
   ツトを入力するシフトレジスタと、符号パターン
   をアドレスとし符号の示すランレングスと符号ビ
   ツト数を格納したROMと、前記ROM内の符号
   ビツト数と同じシフトクロツクを発生してシフト
   レジスタの符号ビツトをシフトするシフト回路
   と、モデイフアイドハフマン符号の先頭の４ビツ
   トが“0000”であるか否かを判断する４ビツト零
   検出手段を設け、 モデイフアイドハフマン符号の先頭４ビツトが
   “0000”の場合はこの先頭４ビツトがオール零で
   あることを示す指示信号と先頭４ビツト以外のモ
   デイフアイドハフマン符号をメモリのアドレスに
   入力し、 また先頭４ビツトが“0000”でない場合は先頭
   ４ビツトが“0000”でないことを示す指示信号と
   モデイフアイドハフマン符号をメモリのアドレス
   に入力してランレングスデータを得るようにした
   ことを特徴とするMH符号解読方式。