JP3402999B2 - データ変調回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、光ディスクなど
の記録装置あるいは再生装置において、記録信号に対し
て変調処理を施すデータ変調回路に関する。

【０００２】

【従来の技術】高密度記録再生デジタルビデオディスク
（以下ＤＶＤと記す）が開発されているが、このディス
クにおいては、高密度記録化を目的として、８／１６変
調と称する新しい変調方式が採用されている。従来のＣ
Ｄ（コンパクトディスク）においては、ＥＦＭ方式や
（２，７）ＲＬＬ方式が用いられる。８／１６変調方式
は、８ビットのデジタルコードを特定の規則に則して１
６ビットのコードに変換すると言うものである。この変
調の特徴は、変調コード列においてビット”１”とビッ
ト”１”との間にビット”０”が２乃至１０個の範囲で
存在すると言うものである。

【０００３】８／１６変調の変換規則について簡単に説
明すると以下の通りである。８ビットのソースデータを
１６ビットの変調コードに変換するためのテーブルを図
１乃至図１３に渡って示している。この図のうち図１乃
至図９はメインテーブルと言われ、また、図１０乃至図
１３はサブテーブルと言われる。メインテーブルは１０
進で表現した０乃至２５５のソースデータを変換するの
に利用され、サブテーブルは０乃至８７のソースデータ
を変換するのに利用される。ただし、０乃至８７のソー
スデータは、基本的にはメインテーブルで変換するので
あるが、ＤＳＶ（データサムバリュウ）を調べて、この
値がサブテーブルで変換した方が小さいようであれば、
サブテーブルで変換される。

【０００４】図において、左側の１０進数で表す数値
は、１０進数で表現した０乃至２５５の変換前のデータ
の値であり、実際には８ビットのソースデータとして処
理される。次に、ソースデータに対応するＳｔａｔｅ
（ステイト）１の変換コード，Ｓｔａｔｅ（ステイト）
２の変換コード，Ｓｔａｔｅ（ステイト）３の変換コー
ド，Ｓｔａｔｅ（ステイト）４の変換コードが順次右側
に示されている。さらに各変換コードの右側には、Ｎ．
Ｓ．（1 又は２又は３又は４）が付加されているが、こ
れは次のステイトと言う意味であり、この変換コードを
利用した次には、この付加されているステイト（1 又は
２又は３又は４）の変換コードを利用しなさいと言う意
味である。コードによってはステイト１乃至４で重複し
ているものもある。

【０００５】このような変換テーブルを利用することに
より、変換後のコード列にはビット”１”とビット”
１”との間に必ずビット”０”が２個以上存在する形と
なる。図１４には、従来の変調回路の基本構成を示して
いる。

【０００６】変調テーブル（ＲＯＭ）１１は、変換対象
である８ビットのソースデータを１６ビットに変換する
変換コードを書き込まれている。変調テーブル１１に
は、８ビットのソースデータと、２ビットのＮ．Ｓ．デ
ータと、１ビットのテーブル選択データが供給される。

【０００７】従って、変調テーブル１１には、合計１１
ビットの入力が存在する。この変調テーブル１１の出力
としては、１６ビットの変換コードと、２ビットのＮ．
Ｓ．データが存在する。Ｎ．Ｓ．データは、シフトレジ
スタ１２に供給され、次のソースデータを変換コードに
変換する場合に利用される。ＤＳＶコントローラ１３
は、メインテーブルを採用するのか、サブテーブルを採
用するのかを決めるための選択データを出力している。

【０００８】

【発明が解決しようとする課題】上記した変調テーブル
１１には、１１ビットのアドレス入力と、１８ビットの
データ出力の容量が必要である。この方式は簡単なテー
ブル変換処理で目的を達成できるが、変調テーブルの規
模はかなり大きな規模となる。変調テーブルだけでなく
ＤＳＶコントローラ１３などの他の制御回路も含めた場
合、全体的には、相当大規模な回路とならざるを得な
い。このために、ＩＣ化を考えた場合、エラー訂正処理
回路などの他の回路と組み合わせることも考慮しなけれ
ばならないが、非常に大きなチップサイズのＩＣとなっ
てしまう。この結果、ＩＣ自体のコストアップ、ＤＶＤ
装置のコストアップにつながる。そこでこの発明は、ゲ
ート規模を軽減し得るデータ変調回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】この発明は、ｎビットの
ソースデータをビット"１"とビット"１"との間にビッ
ト"０"が２個以上存在するｍビット（ｎ＜ｍ）の変調コ
ードに変換するデータ変調回路である。この回路は、入
力された前記ソースデータをｋ（ｎ＜ｋ＜ｍ）ビットの
圧縮コードに変換する変換テーブルであって、前記圧縮
コードは所定数の領域に分割され、各領域は前記変調コ
ードを前記所定数の領域に分割した際の各領域にそれぞ
れ対応しており、前記圧縮コードの各領域には変調コー
ドの各領域のデータが圧縮された圧縮データが格納され
た変換テーブルを有する。そしてこの変換テーブルで変
換された各領域の圧縮データを各領域単位に元のデータ
に復元する変換回路とを具備し、この変換回路で復元さ
れた各領域のデータから入力されたソースデータに対応
する変調コードを生成するものである。

【００１０】上記の手段によると、圧縮変調テーブルの
容量は、ｋ／ｍの規模に縮小されることになる。具体的
に例を述べると以下のようになる。すなわち、８ビット
のソースデータに対応する１６ビットの変調コードを１
６ビットより少ないビット数、例えば５ビットの圧縮コ
ードに変換して圧縮変調テーブルに書き込んでおき、前
記８ビットのソースデータに応じて、５ビットの圧縮コ
ードを読み出し、この５ビットの圧縮コードを本来の１
６ビットの変調コードにビット変換手段で変換するもの
である。

【００１１】変調コードの圧縮においては、１６ビット
の変調コードを複数の領域に分割し、各々の領域で”
１”（正論理の場合）が発生するビット位置に応じて所
定の数値コードに変換する。例えば、１６ビットの変調
コードを８ビットと８ビットの２つの領域に、それぞれ
を５ビットの数値コードに変換する。これにより変調コ
ードは、本来の１６ビットより少ないビット数で表現す
ることが可能となり、前記の例では変換テーブル自体の
規模は５／８に縮小されることになる。テーブルが引用
された後は、各々の領域で変換された数値コードに対し
て独立の復元変換を行い、それらを並べて本来の１６ビ
ット変調コードとして取り扱うことになる。

【００１２】

【実施の形態】以下、この発明の実施の形態を図面を参
照して説明する。図１５は、この発明の一実施の形態で
ある。入力部２１には８ビットのソースデータが供給さ
れる。このソースデータは、変換テーブルＲＯＭ２２の
入力端子に供給される。この変換テーブルＲＯＭ２２
は、変換対象である８ビットのソースデータが、後述す
る特定の規則に則り１０ビットで表現された変換テーブ
ルが書き込まれたＲＯＭ（リードオンリーメモリ）であ
る。

【００１３】さらに変換テーブルＲＯＭ２２への入力と
しては、前記ソースデータの他に、シフトレジスタ２３
により遅延された１回前の変換で発生したＮ．Ｓ．コー
ドと、ＤＶＳコントローラ２３から送られるメインテー
ブルかサブテーブルを選択するためのテーブル選択デー
タ（１ビット）がある。

【００１４】変換テーブルＲＯＭ２２には、図１６に示
す変換テーブルの規則で圧縮された５ビットの圧縮コー
ドが記述されている。図１６において、左側には変換前
の８ビットのコード、右側には変換後の５ビットの圧縮
コードを示している。変換前の８ビットのコードは、１
６ビットの変調コードが、単純に上位側と下位側に分割
されたものである。このようにすると、上位側と下位側
で同じ内容のものは、共通の変換用のコードを利用する
ことができる。このように上位側のコードと下位側のコ
ードがそれぞれ５ビットに圧縮されて、合計１０ビット
と言う形で書き込まれている。つまり、１６ビットが１
０ビットに圧縮されて記録されていることになる。勿
論、先に説明したメインテーブル及びサブテーブルの圧
縮コードが記録されている。また、この１０ビットの圧
縮コードはそれぞれ、８ビットのソースデータにも対応
して記録されている。

【００１５】よって、図１５に示すように、８ビットの
ソースデータを１６ビットの変調コードに変換する場合
には、まず８ビットのソースデータが５ビット、５ビッ
トで表される１０ビットのコードに変換されることにな
る。次に、この５ビットのコードがそれぞれ８ビットに
５／８変換回路２４、２５で変換され、それぞれの変換
回路２４、２５から出力されたコードは、合成されて１
６ビットの変調コードとなる。

【００１６】変換テーブルＲＯＭ２２には、上記の１０
ビットのコードの他に、さらにある変換コードを利用し
た次には、付加されているステイト（1 又は２又は３又
は４）の変換コードを利用しなさいと言う意味で、すべ
てのソースデータに対してステイト１乃至４の（コード
によっては重複しているものもある）４種類の変換コー
ドが用意されていることは、先の説明と同じである。

【００１７】また、ＤＳＶコントロール回路２６によ
り、ＤＳＶ（データサムバリュウ）を調べて、この値が
サブテーブルで変換した方が小さいようであれば、サブ
テーブルで変換すると言う規則は、先の例と同じであ
る。

【００１８】ここで、変換テーブルＲＯＭ２２は、１６
ビット規模から１０ビット規模に縮小されるわけで、１
０／１６＝５／８の規模となる。しかし一方では、５／
８変換回路２４、２５が増設されるわけであるが、この
回路は極めて簡素で小規模であり、変換テーブルＲＯＭ
は数千ゲートと大規模であるため、変換テーブルＲＯＭ
の規模縮小効果の方が格段と大きい。

【００１９】図１７には、５／８変換回路２４、２５の
一方を代表して示している。即ち、５ビットの入力部３
１には、先の変換テーブルＲＯＭ２２から５ビットの圧
縮コードが供給される。この圧縮コードは、図１６に示
したテーブルで変換され８ビットのコードとして出力部
３２に現れる。この変換テーブルは、小規模の論理回路
で実現される。即ち、インバータ４１乃至４６、ナンド
回路４７、４８、ノア回路５１乃至５７、アンド回路６
１乃至６６、オア回路７１乃至７４による構成である。

【００２０】８ビットを５ビットに変換する規則は、先
の図１６のテーブルに限定されるものではなく、従っ
て、図１７の回路もこの構成に限定されるものではな
い。図１８は、８ビットを５ビットに変換する別の変換
規則を示すテーブルである。このテーブルでは数値増加
順に変換前のコードが配列されている。この場合、５ビ
ットから８ビットに復元させる５／８変換回路が先の構
造とことなるが、前述した理由から本発明の効果に及ぼ
す影響はない。

【００２１】図１９は、この発明のさらに他の実施の形
態である。この実施の形態は、ソースデータを変調コー
ドに変換する場合、一挙に１０ビットに変換するのでは
なく、５ビットずつ時分割で区切って出力し、５ビット
の出力コードを１つの５／８変換回路２４で変換しよう
と言うものである。１６ビットの変調コードは、８ビッ
トのコードがシフトレジスタ（図示せず）などに蓄えら
れて得られる。この場合の変換テーブルＲＯＭ８１から
は、Ｎ．Ｓ．コードも１ビットずつ出力される。また、
変換テーブルＲＯＭ８１には、そのデータ出力タイミン
グ（８ビットの１回入力に対して５ビットのコードの２
回出力）を制御するために時分割セレクト信号が供給さ
れている。他の部分は、先の実施の形態と同じである。
この例であると、５／８変換回路が１個である。

【００２２】図２０は、さらにこの発明の他の実施の形
態である。この実施の形態では、変換テーブルＲＯＭ８
２に対して、本来変換すべき１６ビットの変調コードを
４ビット単位に４分割し、それぞれの４ビットを、例え
ば図２１に示す規則に従って３ビットに置き換え、合計
出力１２ビットと言う形で書き込んでいる。

【００２３】変換テーブルＲＯＭ８２では、８ビットの
ソースデータが供給されると、対応する１２ビットの出
力を得る。さらに２ビットのＮ．Ｓ．コードも得る。１
２ビットの出力コードは、３ビットずつ、３／４変換回
路８２１、８２２、８２３、８２４に入力され、ここで
もとの４ビットにそれぞれ変換される。この４ビットの
各出力は上位から下位方向へ並べられ１６ビット変調コ
ードとなる。他の部分は先の実施の形態と同じである。

【００２４】図２２には、３／４変換回路８２１の構成
を代表して示している。この変換回路８１はインバータ
８５乃至８７、ノア回路８８乃至９１により構成される
極めて小規模の回路である。

【００２５】この発明において、１６ビット変調コード
を分割する方式は、上記の例に限定されるものではな
い。図２３にはさらにこの発明の他の実施の形態を示し
ている。この実施の形態の変換テーブルＲＯＭ１０１に
は、本来変換すべき１６ビットの変調コードを、６ビッ
ト、６ビット、４ビットに分割し、それぞれを図２４あ
るいは図２１に示した規則に従った４ビット、４ビッ
ト、３ビットの圧縮コードに置き換えて合計出力１１ビ
ットと言う形のコードが書き込まれる。この変換テーブ
ルＲＯＭ１０１ にソースデータが供給されると、その
１１ビット出力は、４／６変換回路１０２、１０３、３
／４変換回路１０４にそれぞれ対応するビットが入力さ
れる。そしてここでもとの６ビット、６ビット、４ビッ
トに変換され、これらが並べられて１６ビットの変調コ
ードとされる。他の部分は、先の実施例と同じである。

【００２６】図２５には、４／６変換回路１０２の具体
的構成を代表して示している。この変換回路１０２はイ
ンバータ１１１乃至１１４、ノア回路１１５乃至１２０
により構成される極めて小規模の回路である。

【００２７】この発明は、８／１６変調方式のみに適用
されるものではない。例えば、８／１５変調、４／９
（８／１８）変調と言った、変換後コード列においてビ
ット”１”とビット”１”の間にビット”０”が２個、
あるいは３個以上存在する形となる変調方式であれば、
応用可能である。

【００２８】図２６には８／１５変調方式を実現した例
を示す。８／１６変調方式の場合と同様に、８／１５変
調も８ビットのソースデータを１６ビットの変調コード
に変換するものであるが、変換テーブルＲＯＭ１２１に
は、次のような圧縮コードが格納される。即ち、この変
換テーブルＲＯＭ１２１には、本来変換すべき１５ビッ
トの変調コードを８ビット、４ビット及び２ビットに分
割し、それぞれを、図１６、図２１、図２７に示す変換
規則に従った５ビット、３ビット、２ビットに置き換
え、合計出力１０ビットと言う形で書き込む。そして変
換テーブルＲＯＭ１２１の出力は、対応するビットが５
／８変換回路１２２、３／４変換回路１２３、２／３変
換回路１２４へあたえられ、ここで、もとの８ビット、
４ビット、３ビットに変換されて、並べられる。これに
より１５ビットの変調コードが得られる。

【００２９】上述したように、この発明では、種々の形
態での実施が可能であるが、要は、最終的に得る１６ビ
ット変調コードをそのままの形でテーブル化するのでは
なく、一旦別の形に置き換えるようにしている。そして
置き換えておいたコードを元の変調コードに復元するよ
うにしている。いくつかの実施の形態を説明したが、い
ずれも十分な規模縮小を得ることができる。この発明
は、ビット”０”の最低存在個数が多い（言い換えれば
ピット幅Ｔmin が長い）変調方式ほど、規模削減効果が
大きい。

【００３０】以上まとめると、この発明によれば、変調
コードを本来の１６ビットより少ないビット数で表現し
て変換テーブルを作成するため、変換テーブル自体の回
路規模を大幅に縮小することができる。しかも、変換テ
ーブルのコード内容変更と、本来の変調コードに復元さ
せるための極めて小規模な復元変換回路が追加されるだ
けで、変調処理における制御タイミング系などへの影響
を一切及ぼさずに導入が可能である。復元変換回路は変
調テーブル自体の回路規模に比べれば数パーセントにも
満たないので、例えば１６ビットの変調コードを１０ビ
ットに圧縮した場合、単純に５／８の回路規模縮小がで
きることになる。これにより変調回路全体が大幅な回路
縮小となり、ＩＣ，ひいては光ディスク装置自体の低価
格化つながることになる。

【００３１】

【発明の効果】以上説明したようにこの発明によれば、
回路規模の縮小を実現し、これにより変調回路全体の大
幅な回路縮小を得、ＩＣ，ひいては光ディスク装置自体
の低価格化を実現するデータ変調回路を提供できる。

【図面の簡単な説明】

【図１】８／１６変調におけるメインテーブルを示す
図、

【図２】上記メインテーブルの続きを示す図、

【図３】上記メインテーブルの続きを示す図、

【図４】上記メインテーブルの続きを示す図、

【図５】上記メインテーブルの続きを示す図、

【図６】上記メインテーブルの続きを示す図、

【図７】上記メインテーブルの続きを示す図、

【図８】上記メインテーブルの続きを示す図、

【図９】上記メインテーブルの続きを示す図、

【図１０】８／１６変調におけるサブテーブルを示す
図、

【図１１】上記サブテーブルの続きを示す図、

【図１２】上記サブテーブルの続きを示す図、

【図１３】上記サブテーブルの続きを示す図、

【図１４】従来の８／１６データ変調回路を示す図、

【図１５】この発明の一実施の形態による８／１６デー
タ変調回路を示す図、

【図１６】８ビットから５ビットへの変換規則の例を示
す図、

【図１７】５／８変換回路の例を示す図、

【図１８】８ビットから５ビットへの変換規則の他の例
を示す図、

【図１９】この発明の他の実施の形態による８／１６デ
ータ変調回路を示す図、

【図２０】この発明のさらに他の実施の形態による８／
１６データ変調回路を示す図、

【図２１】４ビットから３ビットへの変換規則の例を示
す図、

【図２２】３／４変換回路の例を示す図、

【図２３】この発明のさらにまた他の実施の形態による
８／１６データ変調回路を示す図、

【図２４】６ビットから４ビットへの変換規則の例を示
す図、

【図２５】４／６変換回路の例を示す図、

【図２６】この発明を応用した８／１５データ変調回路
を示す図、

【図２７】３ビットから２ビットへの変換規則の例を示
す図。

【符号の説明】

２２…データ変調ＲＯＭ、 ２３…シフトレジスタ、 ２４、２５…５／８変換回路 、 ２６…ＤＳＶコントロール回路、 ８１、８２ 、１０１ …データ変調ＲＯＭ ８２１〜８２４、１０４…３／４変換回路、 １０２、１０３…４／６変換回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−183443（ＪＰ，Ａ) 特開 平７−86957（ＪＰ，Ａ) 特開 平４−337926（ＪＰ，Ａ) 特開 平６−326616（ＪＰ，Ａ) 特開 平８−162970（ＪＰ，Ａ) 特開 平４−10716（ＪＰ，Ａ) 特開 平10−271009（ＪＰ，Ａ) 特開 平６−276100（ＪＰ，Ａ) 特開 平３−145335（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/14 G11B 20/14 341

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ｎビットのソースデータをビット"１"とビ
   ット"１"との間にビット"０"が２個以上存在するｍビッ
   ト（ｎ＜ｍ）の変調コードに変換するデータ変調回路に
   おいて、 入力された前記ソースデータをｋ（ｎ＜ｋ＜ｍ）ビット
   の圧縮コードに変換する変換テーブルであって、前記圧
   縮コードは所定数の領域に分割され、各領域は前記変調
   コードを前記所定数の領域に分割した際の各領域にそれ
   ぞれ対応しており、前記圧縮コードの各領域には変調コ
   ードの各領域のデータが圧縮された圧縮データが格納さ
   れた変換テーブルと、 この変換テーブルで変換された各領域の圧縮データを各
   領域単位に元のデータに復元する変換回路とを具備し、 この変換回路で復元された各領域のデータから入力され
   たソースデータに対応する変調コードを生成する ことを
   特徴としたデータ変調回路。
2. 【請求項２】前記変換回路は前記所定数の領域に対して
   それぞれ１個ずつ設けられたことを特徴とする請求項１
   記載のデータ変調回路。
3. 【請求項３】前記変換回路は１個であり、前記各領域の
   圧縮データを順次変換することを特徴とする請求項１記
   載のデータ変調回路。
4. 【請求項４】８ビットのソースデータをビット"１"とビ
   ット"１"との間にビット"０"が２個以上存在する１６ビ
   ットの変調コードに変換する８／１６変調方式における
   データ変調回路において、 入力された前記ソースデータに対応する前記変調コード
   の上位８ビットおよび下位８ビットがそれぞれ５ビット
   の圧縮データとして格納され、入力された前記ソースデ
   ータを１０ビットの圧縮コードに変換する変換テーブル
   と、 この変換テーブルで変換された圧縮コードの上位５ビッ
   トおよび下位５ビットのデータを前記入力されたソース
   データに対応する変調コードの上位８ビットお よび下位
   ８ビットのデータにそれぞれ変換する変換回路とを具備
   し、 この変換回路で変換された上位８ビット、下位８ビット
   の変換データから入力されたソースデータに対応する１
   ６ビットの変調コードを生成することを特徴とした デー
   タ変調回路。