SU637811A1 - Последовательное суммирующее устройство - Google Patents
Последовательное суммирующее устройствоInfo
- Publication number
- SU637811A1 SU637811A1 SU742003769A SU2003769A SU637811A1 SU 637811 A1 SU637811 A1 SU 637811A1 SU 742003769 A SU742003769 A SU 742003769A SU 2003769 A SU2003769 A SU 2003769A SU 637811 A1 SU637811 A1 SU 637811A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- adder
- trigger
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть применено при построении арифметических устройств последовательного типа.
Известны последовательные сумматоры 1, 2. Наиболее близким к изобретению вл етс последовательное суммирующее устройство, содержащее одноразр дный сумматор, к первому и второму входам которого подключены входные шины операндов устройства, и к выходу суммы одноразр дного сумматора подключена выходна щина устройства 3. Этот сумматор характеризуетс зависимостью быстродействи от параметров, используемых дл хранени переносов элементов пам ти; новый перенос не может быть передан на элемент задержки, если он еще не освободилс от предыдущего. Кроме того, такие элементы задержки имеют низкую надежность, что понижает надежность всего устройства в целом.
Целью изобретени вл етс повышение быстродействи и увеличение надежности. В описываемом устройстве это достигаетс тем, что оно содержит два триггера, элементы И и ИЛИ, причем единичные входы триггеров подключены к выходу переноса одноразр дного сумматора, нулевые входы первого и второго триггеров подключены
соответственно к первой и второй тактовым шинам, а единичные выходы первого и второго триггеров - к первым входам соответственно первого и второго элементов И, вторые входы которых подключены соответственно ко второй и первой тактовой шинам , а выходы - ко входам элемента ИЛИ, выход которого соединен с третьим входом одноразр дного сумматора.
На чертеже представлена схема описываемого устройства.
В состав устройства вход т одноразр дный сумматор 1, триггеры 2 и 3, элементы И 4 и 5 и элементы ИЛИ 6.
К первому и второму входам одноразр дного сумматора 1 подключены входные шины операндов х и у. Выход суммы одноразр дного сумматора 1 подключен к выходной шине устройства, а выход переноса -
К единичным входам триггеров 2 и 3, нулевые входы которых соединены с первой и второй тактовыми шинами. Первые входы элементов И 4 и 5 подключены к выходам соответственно триггеров 2 и 3, вторые входы соответственно - ко второй и первой тактовым шинам, а выходы ко вторым элементам ИЛИ 6, выход которого соединен с третьим входом одноразр дного сумматора 1.
При работе суммирующего устройства в
сумматоре 1 производитс поразр дное суммирование слагаемых, поступающих на его входы в последовательном коде, и на выходе суммы его возникают результаты суммы Si, а на выходе переноса - значение переносов в следующий разр д Pi, которые записываютс с помощью импульсных последовательностей TI и TZ, поступающих по первой и второй тактовым шинам, то в триггер 2, то в триггер 3. При этом если на данном шаге суммировани опрашиваетс триггер 2, то запись производитс в триггер 3. На следующем шаге суммировани , наоборот, опрашиваетс триггер 3 и запись производитс в триггер 2. Этим обеспечиваетс задержка значени переноса на шаг суммировани .
Такты TI и TZ сдвинуты один относительно другого.
Исключение из состава устройства элемента задержки позвол ет повысить надежность всего устройства в целом. Кроме того , повышаетс быстродействие устройства, так как использование цепи переноса двух параллельно работающих триггеров позвол ет повысить тактовую частоту устройства .
Claims (3)
1.Шигин А. Г. Цифровые вычислительные машины. М., Энерги , 1971, с. 212,
рис. 9-19.
2.Китов А. И. и Криницкий Н. А. Электронные цифровые машины и программирование . М., Физматгиз, 1959, с. 164, рис. 59.
3. Карцев М. А. Арифметико-дифровые машины. М., Наука, 1969, с. 143.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742003769A SU637811A1 (ru) | 1974-03-05 | 1974-03-05 | Последовательное суммирующее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742003769A SU637811A1 (ru) | 1974-03-05 | 1974-03-05 | Последовательное суммирующее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU637811A1 true SU637811A1 (ru) | 1978-12-15 |
Family
ID=20578137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU742003769A SU637811A1 (ru) | 1974-03-05 | 1974-03-05 | Последовательное суммирующее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU637811A1 (ru) |
-
1974
- 1974-03-05 SU SU742003769A patent/SU637811A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU637811A1 (ru) | Последовательное суммирующее устройство | |
US4159529A (en) | Fibonacci code adder | |
SU723567A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный код | |
SU744568A2 (ru) | Параллельный накапливающий сумматор | |
SU960807A2 (ru) | Функциональный преобразователь | |
SU888110A1 (ru) | Последовательное множительное устройство | |
SU611208A1 (ru) | Устройство дл вычислени квадратного корн | |
SU541168A1 (ru) | Устройство дл возведени двоичных чисел в степень | |
SU801254A1 (ru) | Делитель частоты с переменнымКОэффициЕНТОМ дЕлЕНи | |
SU491950A1 (ru) | Двоичный арифметический блок | |
SU491129A1 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
SU1080136A1 (ru) | Устройство дл умножени | |
SU434406A1 (ru) | Вычислительное устройство | |
SU741271A1 (ru) | Устройство дл вычислени тригонометрических функций | |
SU1183959A1 (ru) | Устройство дл суммировани чисел | |
SU744597A1 (ru) | Цифровой функциональный преобразователь | |
SU851402A1 (ru) | Устройство дл сложени | |
SU1596322A1 (ru) | Устройство дл возведени в квадрат двоичных чисел | |
SU968809A1 (ru) | Устройство дл сложени | |
SU1246091A1 (ru) | Устройство дл извлечени квадратного корн | |
SU362295A1 (ru) | Арифметическое устройство параллельного | |
SU511590A1 (ru) | Устройство дл делени чисел | |
SU1097994A1 (ru) | Устройство дл преобразовани двоичного кода в код системы счислени с отрицательным основанием /его варианты/ | |
SU547766A1 (ru) | Устройство дл делени | |
SU467343A1 (ru) | Преобразователь кодов |