SU968809A1 - Устройство дл сложени - Google Patents

Устройство дл сложени Download PDF

Info

Publication number
SU968809A1
SU968809A1 SU813287717A SU3287717A SU968809A1 SU 968809 A1 SU968809 A1 SU 968809A1 SU 813287717 A SU813287717 A SU 813287717A SU 3287717 A SU3287717 A SU 3287717A SU 968809 A1 SU968809 A1 SU 968809A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
shift register
trigger
inverse
Prior art date
Application number
SU813287717A
Other languages
English (en)
Inventor
Владимир Леонидович Баранов
Original Assignee
Ордена Ленина Институт Кибернетики Ан Усср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ордена Ленина Институт Кибернетики Ан Усср filed Critical Ордена Ленина Институт Кибернетики Ан Усср
Priority to SU813287717A priority Critical patent/SU968809A1/ru
Application granted granted Critical
Publication of SU968809A1 publication Critical patent/SU968809A1/ru

Links

Landscapes

  • Pulse Circuits (AREA)
  • Shift Register Type Memory (AREA)

Description

(5) УСТРОЙСТВО ЛЛЯ СЛОЖЕНИЯ
Изобретение относитс  к вычислительной технике и может быть исполь зовано в арифметических устройствах ЭВМ. Известно устройство дл  сложени  содержапее два регистра сдвига, триггер, четыре элемента И, два эле мента ИЛИ, элемент НЕ и два элемента задержки 1}. Недостатком устройства  вл етс  сложность конструкции. Известно также устройство дл  сложени , содержащее два регистра сдвига, триггер, два элемента И, дв элемента И1М и элемент задержки 2 Недостатком известного устройств  вл етс  низкое быстродействие . Целью изобретени   вл етс  повышение быстродействи  устройства дл  сложени . Пбставленна  цель достигаетс  тем, что устройство дл  сложени , содержащее регистр сдвига, первый элемент ИЛИ, три элемента И, элемент задержки и RS-триггер, причем вход синхронизации регистра сдвига соединен с выходом генератора Импульсов , выход первого элемента ИЛИ соединен с входом старшего разр да регистра сдвига, первый вход первого элемента ИЛИ соединен, с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, вход которого подключен к пр мому выходу RS-триггера, содержит также элемент И-НЕ, второй элемент ИЛИ и элемент НЕ, причем выход младшего разр да регистра сдвига соединен с первым входом элемента И-НЕ и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом элемента И-НЕ и подключен к входу устройства , второй вход первого элемента ИЛИ соединен с выходом второго элемента И, первый вход которого подключен к инверсному выходу RS-триггера, а второй вход - к выходу третьего элемента И и к входу элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход элемента И-НЕ соединен с первым входом третьего элемента И и с инверсным S-входом RS-триггера, выход второго элемента ИШ соединен с вторым входом третьего элемента И и с первым инверсным R-входом RS-триггера, третий вход элемента И-НЕ соединен с шиной сброса устройства, с третьим входом третьего элемента И и с вторым инверсным R-входом RS-триг гера, На чертеже представлена структур на  схема устройства дл  сложени . Устройство содержит регистр 1 сд гу, элементы ИЛИ 2 и 3, элементы И 5 и 6, элемент И-НЕ 7, элемент НЕ F, элемент 9 задержки, RS-тригге 10, генератор импульсов, 11, входную шину12 и шину сброса 13. ftSтриггер 10 состоит из двух элементов И-НЕ 14 и 15. Работает устройство дл  сложени  следующим образом. 8 исходном состо нии на шине сбро са 13 действует сигнал логического нул , который устанавливает триггер IQ в нулевое состо ние и закрывает элементы 6 и 7. С пр мого выхода триггера 10 через элемент 9 сигнал логического нул  поступит на один и входов элемента 5 и далее через эле мент 2 на вход старшего разр да регистра 1, который за N тактов, где N-разр дность .регистра 1, заполн етс  нул ми. Последовательный двоичный код первого числа, поступающий по входной шине 12, проходит через элемент ИЛИ 3 и элемент И 6 на входы элемен тов 4 и 8, Элемент 6 в течение N тактов открыт сигналом логической единицы выхода элемента И-НЕ 7, так как на его второй вход с выхода регистра сдвига 1 сдвигаетс  нулевой код исходного состо ни . Триггер 10 сохранит в это врем  нулевое состо ние , при котором на входах элементов k и 5 действуют соответственно сигнал логической единицы инверсного выхода триггера 10 и сигнал логического нул  пр мого выхода триг гера 10. В результате, последователь ный двоичный код первого числа проходит через элементы 4 и 2 и по так товым импульсам генератора 11 записы ваетс  в регистр сдвига 1, начина  с младших разр дов. 1Ърледовательный двоичный код второго числа, поступакнчий в следующие N тактов по входной шине 12, суммируетс  с последовательным двоичным кодом первого числа, который сдвигаетс  из регистра 1 следующим образом . Если начина  с младших разр дов в одноименных разр дах первого и второго числа не содержатс  одно временно код логической единицы, то на входах элемента 7 отсутствует совпадение сигналов, а на его выходе действует сигнал логической единиды , который поддерживает элемент 6 в открытом состо нии. В этом случае на выходе элемента 3 формируетс  последовательный ДВОИЧНЫЙ код дизъюнкции двоичных кодов первого и второго чисел, который через элементы 6, 4,5, и 2 записываетс  в регистр сдвига 1. Так будет продолжатьс  до совпадени  на входах элемента 7 единичных кодов одноименных разр дов первого и второго чисел, В случае совпадени  на входах |Элемента 7 сигналов логической еди|нйцы , наВыходе этого элемента сформируетс  сигнал логического нул , который закроет элемент 6 и установит триггер 10 в единичное состо ние, в котором на его инверсном выходе сформируетс  сигнал логического нул , поступающий на вход элемента Ц и вход регистра 1, а на пр мом выходе - сигнал логической единицы, который задерживаетс  на такт элементом 9. Следовательно, в данном такте на выходе элемента 9 действует сигнал логического нул  предыдущего состо ни  триггера 10, который поступает на третий вход- элемента 5.В результате первого совпадени  сигналов логической единицы на входах элемента И-НЕ 7, на входах элементов 4 и 5 действуют сигналы логического нул  и в данный разр д регистра сдвига 1 записываетс  нулевой код, В .следующем такте на выходе элемента 9 формируетс  сигнал логической единицы, который поступает на вход элемента 5 и далее на вход регистра 1. Если при единичном СОСТОЯ.НИИ триггера 10 на входах элемента 7 действует комбинаци  нул  и единицы, то на входах элементов 3 и 7 будет сигнал логической единицы , который откроет элемент 6 и через элемент 8 закроет элемент 5. Таким образом, в соответствующий раз р д регистра 1 будет записан нулевой код. Триггер 10 будет установлен в О при по влении на выходе элемента 3 сигнала логического нул  за счет наличи  нулевых кодов в одноименных разр дах суммируемых чисел. На вход регистра 1 поступит в этом случае код предыдущего состо ни  триггера 1 Таким образом, устройство суммирует два двоичных числа, одно из которых сдвигаетс  с выхода регистра сдвига 1, а другое поразр дно поступает но входной шине 12. Результат суммировани  запоминаетс  в регистре сдвига 1, так как а случае отсутстви  переполнени  регистра сдвига 1 триггер 10 вернетс  в нулевое состо  ние, а прекращение поступлени  Двоич ного кода по входной шине 12 обеспечивает формирование на выходе элемен та 7 сигнала логической единицы, который поддерживать элемент 6 в открытом состо нии. Цепь циркул  ции двоичного кода результата суммировани  с выхода регистра сдвига 1на его вход замыкаетс  чере;з элементы 3, 6, t и 2. В случае поступлени  по входной шине 12 последовательности двоичных кодов нескольких чисел в регистре сдвига 1 сформируетс  двоичный код суммы этих чисел. Сложение двух чисел предлагаемое устройство выполн ет за один цикл, содержащий N тактов, где N-количество разр дов регистра сдвига 1, тогда как в известном устройстве сложение производитс  за два цикла или 2тактов. Таким образом имеет место двухкратное увеличение быстродействи  ус ройства дл  сложени . формула изобретени  .Устройство дл  сложени , содержащёе регистр сдвига, первый элемент 9 РГПИ, три элемента И, элемент задержки и KS-триггер, примем вход синхронизации регистра сдвига соединен с выходом генератора импульсов, выход первого элемента ИЛИ соединен с входом старшего разр да регистра сдвига , первый вход первого элемента ИЛИ соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, вход которого подключен к пр мому выходу RS-триггера, отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит элемент И-НЕ, второй элемент ИЛИ и элемент НЕ, причем выход младшего разр да регистра сдвига соединен с первым входом элемента И-НЕ и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым вхоftOM элемента И-НЕ и подключен к входу устройства, второй вход первого элемента ИЛИ соединен с выходом вто рого элемента И, первый вход которого подключен к инверсному выходу КЗ-триггера, а второй вход - к выходу третьего элемента И и к входу элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход элемента И-НЕ соединен с первым входом третьего элемента И и с инверсным S-входом RS-триггера, выход второго элемента ИЛИ соединен свторым входом третьего элемента И и с первым инверсным R-входом RS-триггера, третий вход элемента И-НЕ соединен с шиной сброса.устройства , с третьим входом третьего элемента И и с вторым инверсным R-входом KS-триггера. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР If , кл. G 06 F 7/50, 1976. 2.Авторское свидетельство СССР tf 798829, кл. G 06 F 7/50, 1978 (прототип).

Claims (1)

  1. Формула изобретения 45
    Устройство для сложения, содержащее регистр сдвига, первый элемент
    ИЛИ, три элемента И, элемент эадерж-ι ки и RS-триггер, причем вход синхронизации регистра сдвига соединен с выходом генератора импульсов, выход первого элемента ИМ соединен с входом старшего разряда регистра сдвига, первый вход первого элемента ИЛИ соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, вход которого подключен к прямому выходу !RS-триггера, отличающееся тем, что, с целью повышения быстродействия, устройство содержит элемент И-НЕ, второй элемент ИЛИ и элемент НЕ, причем выход младшего разряда регистра сдвига соединен с первым входом элемента И-НЕ и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом элемента И-НЕ и подключен к входу устройства, второй вход первого элемента ИЛИ соединен с выходом вто^рого элемента И, первый вход которого подключен к инверсному выходу RS-триггера, а второй вход - к выходу третьего элемента И и к входу элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход элемента И-НЕ соединен с первым входом третьего элемента И и с инверсным S-входом RS-триггера, выход второго элемента ИЛИ соединен с вторым входом третьего элемента И и с первым инверсным R-входом RS-триггера, третий вход элемента И-НЕ соединен с шиной сброса.устройства , с третьим входом третьего элемента И и с вторым инверсным R-входом RS-триггера.
SU813287717A 1981-05-06 1981-05-06 Устройство дл сложени SU968809A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813287717A SU968809A1 (ru) 1981-05-06 1981-05-06 Устройство дл сложени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813287717A SU968809A1 (ru) 1981-05-06 1981-05-06 Устройство дл сложени

Publications (1)

Publication Number Publication Date
SU968809A1 true SU968809A1 (ru) 1982-10-23

Family

ID=20957853

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813287717A SU968809A1 (ru) 1981-05-06 1981-05-06 Устройство дл сложени

Country Status (1)

Country Link
SU (1) SU968809A1 (ru)

Similar Documents

Publication Publication Date Title
KR870009595A (ko) 직렬-비트 2의 보수 디지탈 신호 처리 장치
SU968809A1 (ru) Устройство дл сложени
SU1374215A1 (ru) Накапливающий сумматор
SU634276A1 (ru) Накапливающий сумматор
SU1264165A1 (ru) Накапливающий сумматор
SU1291968A1 (ru) Накапливающий сумматор
SU920710A1 (ru) Сумматор последовательного действи
SU542994A1 (ru) Накопительный сумматор параллельного действи
SU1151956A1 (ru) Устройство дл возведени в квадрат
SU634329A1 (ru) Генератор псевдослучайных чисел
RU1784972C (ru) Устройство дл сложени чисел в дополнительном коде
RU2309536C1 (ru) Реверсивный регистр сдвига власова
RU2090925C1 (ru) Устройство для сложения
SU1418701A1 (ru) Накапливающий сумматор
SU1531086A1 (ru) Арифметико-логическое устройство
SU894714A1 (ru) Микропроцессорный модуль
SU896619A1 (ru) Устройство дл вычислени экспоненциальной функции
SU775730A1 (ru) Устройство дл преобразовани пр мого кода в дополнительный
SU556500A1 (ru) Ячейка пам ти дл сдвигового регистра
SU1354185A1 (ru) Сумматор-накопитель
SU491950A1 (ru) Двоичный арифметический блок
SU435519A1 (ru) Преобразователь двоично-десятичного в двоичный и обратнокода
SU754428A1 (ru) Цифровое усредняющее устройство для сглаживания функций i
SU879773A1 (ru) Кодовый преобразователь
SU851403A1 (ru) Устройство дл вычитани