JPS59229659A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
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- JPS59229659A JPS59229659A JP10348983A JP10348983A JPS59229659A JP S59229659 A JPS59229659 A JP S59229659A JP 10348983 A JP10348983 A JP 10348983A JP 10348983 A JP10348983 A JP 10348983A JP S59229659 A JPS59229659 A JP S59229659A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理方式に関し、特にマイクロプログ
ラム制御のコンピュータにおける主記憶装置間の高速デ
ータ転送方式に関するものである。
ラム制御のコンピュータにおける主記憶装置間の高速デ
ータ転送方式に関するものである。
従来、マイクロプログラム制御方式のコンピュータ・シ
ステムにおいては、主記憶装置内のデータに対しバイト
単位、ワード単位の読出しまたは書込みを頻繁に行う場
合、命令処理の高速化を図るために、第１図に示すよう
なシフタ６を設け、主記憶装置ｌから読出されたデータ
に対して、ディジット単位のシフトが行えるようにして
いた。
ステムにおいては、主記憶装置内のデータに対しバイト
単位、ワード単位の読出しまたは書込みを頻繁に行う場
合、命令処理の高速化を図るために、第１図に示すよう
なシフタ６を設け、主記憶装置ｌから読出されたデータ
に対して、ディジット単位のシフトが行えるようにして
いた。
また、さらに処理を高速化するために、ディジット単位
のシフト機能のみでなく、主記憶装置ｌ内のデータの読
出し用レジスタを２個設けることにより、これら２個の
レジスタ３，４に読出されたデータを、書込みの主記憶
アドレスにしたがってマージする回路６を追加し、読出
しデータを書込みのアドレス位置にしたがったバイト位
置から始まるデータに変換する機能までを、演算系の一
機能として備えていた。これによって、主記憶装置１の
任意のバイト位置がら読出したデータを、書込みアドレ
スにしたがったバイト位置からのデータにあらかじめ変
換された結果を、主記憶書込みレジスタ１０にセットす
ることができるので、次のステップでその書込みレジス
タ１０の内容をそのまま書込むことができる。
のシフト機能のみでなく、主記憶装置ｌ内のデータの読
出し用レジスタを２個設けることにより、これら２個の
レジスタ３，４に読出されたデータを、書込みの主記憶
アドレスにしたがってマージする回路６を追加し、読出
しデータを書込みのアドレス位置にしたがったバイト位
置から始まるデータに変換する機能までを、演算系の一
機能として備えていた。これによって、主記憶装置１の
任意のバイト位置がら読出したデータを、書込みアドレ
スにしたがったバイト位置からのデータにあらかじめ変
換された結果を、主記憶書込みレジスタ１０にセットす
ることができるので、次のステップでその書込みレジス
タ１０の内容をそのまま書込むことができる。
第２図は、従来のデータ処理装置の要部ブ四ツク図、８
！￥３図は第２図のシフトマージ制御部の機能説明図、
第４図は第２図のシフト・マージ処理の一例を示す図、
第５図は第２図の処理フローチャートである。
！￥３図は第２図のシフトマージ制御部の機能説明図、
第４図は第２図のシフト・マージ処理の一例を示す図、
第５図は第２図の処理フローチャートである。
第２図は、第１図に示す概略構成をさらに詳細に示した
ものであり、第１図と同じ記号は同一の回路を表す。主
記憶装置ｌは主記憶アドレス・レジスタ （以下ＭＡＲ
と記す）３４にしたがって読出し、書込みを行う。また
、ワーク・レジスタＡ（以下ＷＫＡと記す）３５とワー
ク・レジスタＢ（以下ＷＫＢと記す）３６は、それぞれ
読出しアドレス、書込みアドレスの退避用に使用され、
アドレスは必要に応じてＭＡＲ３４にセットされる。
ものであり、第１図と同じ記号は同一の回路を表す。主
記憶装置ｌは主記憶アドレス・レジスタ （以下ＭＡＲ
と記す）３４にしたがって読出し、書込みを行う。また
、ワーク・レジスタＡ（以下ＷＫＡと記す）３５とワー
ク・レジスタＢ（以下ＷＫＢと記す）３６は、それぞれ
読出しアドレス、書込みアドレスの退避用に使用され、
アドレスは必要に応じてＭＡＲ３４にセットされる。
主記憶袋Ｗ１から読出されたデータは、データ・バス２
を介して読出しレジスタＡ（以下ＭＢＲＡと記す）３に
格納される。また、書込み時には、演算器（以下ＡＬＵ
と記す）８で演算された結果が書込みレジスタ（以下Ｍ
ＢＷと記す）１０に格納され、さらにＭＢＷＩＯからの
データがデータ・バス２を介して主記憶装置１に書込ま
れる。一方、ＭＢＲＡ３は、バス９を介して演算結果の
格納用レジスタとしても使用される。ＭＢＲＢ４は、Ｍ
ＢＲＡ３のデータが転送されるようになっており、ＭＢ
ＲＡ３とＭＢＲＢ４の各データはシフト・マージ回路６
でディジット単位のマージとシフトが行われ、内部バス
Ａ７を介してＡＬＵ８の入力データとなる。シフト・マ
ージ制御部（以下ＳＭＣＴＲと記す）５は、シフト・マ
ージ回路６を制御する。
を介して読出しレジスタＡ（以下ＭＢＲＡと記す）３に
格納される。また、書込み時には、演算器（以下ＡＬＵ
と記す）８で演算された結果が書込みレジスタ（以下Ｍ
ＢＷと記す）１０に格納され、さらにＭＢＷＩＯからの
データがデータ・バス２を介して主記憶装置１に書込ま
れる。一方、ＭＢＲＡ３は、バス９を介して演算結果の
格納用レジスタとしても使用される。ＭＢＲＢ４は、Ｍ
ＢＲＡ３のデータが転送されるようになっており、ＭＢ
ＲＡ３とＭＢＲＢ４の各データはシフト・マージ回路６
でディジット単位のマージとシフトが行われ、内部バス
Ａ７を介してＡＬＵ８の入力データとなる。シフト・マ
ージ制御部（以下ＳＭＣＴＲと記す）５は、シフト・マ
ージ回路６を制御する。
次に、第３図により、シフト・マージ制御部５０機能を
説明する。
説明する。
ＳＭＣＴＲ５は、第３図（１）に示すように、８ビツト
のレジスタであって、そのパタンはマイクロプログラム
で指定することができ、第２図の内部バスＣ９を介して
任意の値が書込まれる。第３図（ａ）に示すｒＴＪは、
第３図（ｂ）に示すように、ＭＢＲＡ３からＭＢＲＢ４
へのデータの転送を指示するピッＦであり、Ｔ−”１′
″のとき転送する。
のレジスタであって、そのパタンはマイクロプログラム
で指定することができ、第２図の内部バスＣ９を介して
任意の値が書込まれる。第３図（ａ）に示すｒＴＪは、
第３図（ｂ）に示すように、ＭＢＲＡ３からＭＢＲＢ４
へのデータの転送を指示するピッＦであり、Ｔ−”１′
″のとき転送する。
１”５Ｊｔ−Ｊ、シフト・バイト数を示し、４バイトの
データをサイクリックにバイト・シフトできる（第３図
（ｂ）参照）。ｒＭＪは４ビツトあり、各ビットが第３
図（Ｑ）に示すように、ＭＢＲＡ３とＭＢＲＢ４の各バ
イト位置に対応し、”１”のときＭＢＲＡ３の１バイト
を取出し、°゛０”のときＭＢＲＢ４の１バイトを取出
すようになっている。
データをサイクリックにバイト・シフトできる（第３図
（ｂ）参照）。ｒＭＪは４ビツトあり、各ビットが第３
図（Ｑ）に示すように、ＭＢＲＡ３とＭＢＲＢ４の各バ
イト位置に対応し、”１”のときＭＢＲＡ３の１バイト
を取出し、°゛０”のときＭＢＲＢ４の１バイトを取出
すようになっている。
なお、シフト・マージ・パタンは読出しの主記憶アドレ
ス（ＭＡｌ）と書込みの主記憶アドレス（Ｍ Ａ ２
）から作成される。第４図によりシフト・マージ処理の
一例を説明する。
ス（ＭＡｌ）と書込みの主記憶アドレス（Ｍ Ａ ２
）から作成される。第４図によりシフト・マージ処理の
一例を説明する。
第４図に示すように、ＭＡＬに示すｒＡＪからのデータ
を、ＭＡ２で示すｒＡＪからの位置に移す処理を考える
。先ず、ステップ１では、ＭＡｌにしたがい、（＊＊＊
人）の４バイトのデータなＭＢＲＡ３に取込ｂ０ステッ
プ２では、ＳＭＣＴＲ５にＴ＝”ｌ”、Ｓ−”１０”、
Ｍ −” １１００ ”を−（＝７トした後、ＭＡｌ＋
４のアドレスにしたがってデータを読出すと、ＭＢＲＡ
３には（ＢＣＤＥ）のデータが入り、ＭＢＲＢ４に−は
（＊＊＊人）のデータがＭＢＲＡ３から転送される。こ
の２つのレジスタのデータが「Ｍ」のパタンによりマー
ジされ、（ＢＣ＊Ａ）というデータとなるので、次に「
Ｓ」のパタンにより左に２バイトだけサイクリック・シ
フトされて（＊ＡＢＣ）というデータが作成される。右
側は転送前の主記憶装置であり、左側は転送後の主記憶
装置の内容である。
を、ＭＡ２で示すｒＡＪからの位置に移す処理を考える
。先ず、ステップ１では、ＭＡｌにしたがい、（＊＊＊
人）の４バイトのデータなＭＢＲＡ３に取込ｂ０ステッ
プ２では、ＳＭＣＴＲ５にＴ＝”ｌ”、Ｓ−”１０”、
Ｍ −” １１００ ”を−（＝７トした後、ＭＡｌ＋
４のアドレスにしたがってデータを読出すと、ＭＢＲＡ
３には（ＢＣＤＥ）のデータが入り、ＭＢＲＢ４に−は
（＊＊＊人）のデータがＭＢＲＡ３から転送される。こ
の２つのレジスタのデータが「Ｍ」のパタンによりマー
ジされ、（ＢＣ＊Ａ）というデータとなるので、次に「
Ｓ」のパタンにより左に２バイトだけサイクリック・シ
フトされて（＊ＡＢＣ）というデータが作成される。右
側は転送前の主記憶装置であり、左側は転送後の主記憶
装置の内容である。
第２図の装置の動作を第５図により説明する。
第５図において、先ずステップ１２では、転送前データ
の先頭が格納されている読出しの主記憶アドレス（ＭＡ
Ｌ）と転送後データが格納されている書込みの主記憶ア
ドレス（ＭＡ２）にしたがい、シフト・マージ・パタン
を決定して、ＳＭＣＴＲ５にセットする。ステップ１４
では、ＭＡＬにしたがって主記憶装置ｌから（＊＊＊人
）という生バイトのデータをＭＢＲＡ３に読出す。次に
、ステップ１６では、ＭＡｌ＋４を主記憶アドレスとし
て、（Ｂ ＣＤ Ｅ）をＭＢＲＡ３に読出し、同時にＭ
ＢＲＡ３に格納されていたデータ（＊＊＊人）をＭＢＲ
Ｂ４に移す。ステップ１８では、ＳＭＣＴＲ５により、
ＭＢＲＡ３とＭＢＲＢ４のデータをマージ・シフトして
、その結果のデータ（＊ＡＢＣ）をＡＬＵ５を介？、ｒ
ＭＢＷ１０に格納し、ＭＡ２のアドレスにしたがって主
記憶装置１に（＊ＡＢＣ’）の値を格納する。ステップ
２゜では、さらにＭＡｌ＋４を行い、主記憶アドレスか
ら（ＦＧＨＩ）のデータをＭＢＲＡ３に読出し、同時に
ＭＢＲＡ３にすでに格納されていたデータ（Ｂ ＣＤ
Ｅ）をＭＢＲＢ４に転送する。ステップ２２では、ＳＭ
ＣＴＲ５によりＭＢＲＡ３とＭＢＲＢ４のデータをマー
ジ・シフトして、その結果のデータ（ＤＥＦＧ）をＡＬ
Ｕ８を介してＭＢＷｌｏに格納する。次に、ステップ
２４では、ＭＡ２＋牛を主記憶アドレスとしてＭＢＷＩ
Ｏのデータ（ＤＥＦＧ）を主記憶装置１に格納する。
の先頭が格納されている読出しの主記憶アドレス（ＭＡ
Ｌ）と転送後データが格納されている書込みの主記憶ア
ドレス（ＭＡ２）にしたがい、シフト・マージ・パタン
を決定して、ＳＭＣＴＲ５にセットする。ステップ１４
では、ＭＡＬにしたがって主記憶装置ｌから（＊＊＊人
）という生バイトのデータをＭＢＲＡ３に読出す。次に
、ステップ１６では、ＭＡｌ＋４を主記憶アドレスとし
て、（Ｂ ＣＤ Ｅ）をＭＢＲＡ３に読出し、同時にＭ
ＢＲＡ３に格納されていたデータ（＊＊＊人）をＭＢＲ
Ｂ４に移す。ステップ１８では、ＳＭＣＴＲ５により、
ＭＢＲＡ３とＭＢＲＢ４のデータをマージ・シフトして
、その結果のデータ（＊ＡＢＣ）をＡＬＵ５を介？、ｒ
ＭＢＷ１０に格納し、ＭＡ２のアドレスにしたがって主
記憶装置１に（＊ＡＢＣ’）の値を格納する。ステップ
２゜では、さらにＭＡｌ＋４を行い、主記憶アドレスか
ら（ＦＧＨＩ）のデータをＭＢＲＡ３に読出し、同時に
ＭＢＲＡ３にすでに格納されていたデータ（Ｂ ＣＤ
Ｅ）をＭＢＲＢ４に転送する。ステップ２２では、ＳＭ
ＣＴＲ５によりＭＢＲＡ３とＭＢＲＢ４のデータをマー
ジ・シフトして、その結果のデータ（ＤＥＦＧ）をＡＬ
Ｕ８を介してＭＢＷｌｏに格納する。次に、ステップ
２４では、ＭＡ２＋牛を主記憶アドレスとしてＭＢＷＩ
Ｏのデータ（ＤＥＦＧ）を主記憶装置１に格納する。
ステップ２６は、さらにＭＡｌ＋４を行い、主記憶アド
レスより （ＪＫＬ＊）のデータをＭＢＲＡ１３に読出
し、同時にＭＢＲＡ３にすでに格納されていたデータ（
ＦＧＨＩ）をＭＢＲＢ４に転送する。ステップ２８では
、ＳＭＣＴＲ５によりＭＢＲＡ３とＭＢＲＢ４のデータ
をマージ・シフトして、その結果のデータ（ＨＩ Ｊ
Ｋ）をＡＬＵ８を介してＭＢＷＩＯに格納する。ステッ
プ３０では、さらにＭＡ２＋４を行い、主記憶アドレス
にしたがい、ＭＢＷＩＯのデータ（ＨＩＪＫ）を主記憶
装置１に格納する。
レスより （ＪＫＬ＊）のデータをＭＢＲＡ１３に読出
し、同時にＭＢＲＡ３にすでに格納されていたデータ（
ＦＧＨＩ）をＭＢＲＢ４に転送する。ステップ２８では
、ＳＭＣＴＲ５によりＭＢＲＡ３とＭＢＲＢ４のデータ
をマージ・シフトして、その結果のデータ（ＨＩ Ｊ
Ｋ）をＡＬＵ８を介してＭＢＷＩＯに格納する。ステッ
プ３０では、さらにＭＡ２＋４を行い、主記憶アドレス
にしたがい、ＭＢＷＩＯのデータ（ＨＩＪＫ）を主記憶
装置１に格納する。
以降は、ステップ２６〜３０の３ステツプの処理の連続
となる。
となる。
以上のような動作により、主記憶装置１内のデータのバ
イト単位、ワード単位の読出しまたは書込みをある程度
は高速に行うことができる。
イト単位、ワード単位の読出しまたは書込みをある程度
は高速に行うことができる。
しかし、さらに命令処理時間の高速化を図る場合、従来
の方式ではハードウェアの増加が大きくなり、かつ効率
的な処理ができない。すなわち、従来の方式では、主記
憶装置１から主記憶装置ｌへのバイト単位、ワード単位
の読出し、書込みに際し、読出したデータを、あるいは
読出してマージ・シフトしたデータを主記憶装置１に書
込むため、読出し、シフト・マージ、書込みという３つ
のステップが必要となり、また、マージ・シフトしたデ
ータを書込みレジスタ１０にセットするまでの間は、ア
ドレス計算等に演算器８を使用することができず、さら
に主記憶データ読出し用レジスタ３゜牛も２個必要とな
り、ハードウェアが増加する等の欠点がある。
の方式ではハードウェアの増加が大きくなり、かつ効率
的な処理ができない。すなわち、従来の方式では、主記
憶装置１から主記憶装置ｌへのバイト単位、ワード単位
の読出し、書込みに際し、読出したデータを、あるいは
読出してマージ・シフトしたデータを主記憶装置１に書
込むため、読出し、シフト・マージ、書込みという３つ
のステップが必要となり、また、マージ・シフトしたデ
ータを書込みレジスタ１０にセットするまでの間は、ア
ドレス計算等に演算器８を使用することができず、さら
に主記憶データ読出し用レジスタ３゜牛も２個必要とな
り、ハードウェアが増加する等の欠点がある。
本発明の目的は、これら従来の欠点を除去し、主記憶装
置内のデータのバイト単位、ワード単位の読出し、書込
みを頻繁に行う場合、主記憶装置間の転送時間を短縮し
、かつ実装量を増加せずに性能を向上させることが可能
なデータ処理方式を提供することにある。
置内のデータのバイト単位、ワード単位の読出し、書込
みを頻繁に行う場合、主記憶装置間の転送時間を短縮し
、かつ実装量を増加せずに性能を向上させることが可能
なデータ処理方式を提供することにある。
上記目的を達成するために、本発明のデータ処理方式は
、主記憶装置から読出されたデータを受取る第１のレジ
スタと、該レジスタの内容を入力とする演算器と、該演
算器の出力に接続され、かつ主記憶装置に書込台データ
を格納する第２のレジスタを有するデータ処理装置にお
いて、主記憶装置から読出され、上記第１のレジスタに
格納されたデータを、直接、上記第２のレジスタに転送
し、該第２のレジスタからデータ・バスを介して主記憶
装置に書込台ことに特徴がある。
、主記憶装置から読出されたデータを受取る第１のレジ
スタと、該レジスタの内容を入力とする演算器と、該演
算器の出力に接続され、かつ主記憶装置に書込台データ
を格納する第２のレジスタを有するデータ処理装置にお
いて、主記憶装置から読出され、上記第１のレジスタに
格納されたデータを、直接、上記第２のレジスタに転送
し、該第２のレジスタからデータ・バスを介して主記憶
装置に書込台ことに特徴がある。
以下、本発明の実施例を、図面により説明する。
第６図は、本発明のデータ処理装置の要部を示す概略図
である。
である。
第１図に示す従来方式と、第６図に示す本発明の方式と
を比較すれば明らかなように、第１図におけるＭＢＲＢ
４とＭＢＷＩＯとを共有化して１個のレジスタにすると
ともに、シフト・マージ回路６の出力をラッチせずに直
ちにその出力を主記憶装置１に書込心意に、本発明の特
徴がある。すなわち、主記憶装置１に書込んだ後、主記
憶装置１からの読出し時に、ＭＢＲ３からＭＢＷＩＯへ
の転送を実行し、演算器８を通すことなく、シフト・マ
ージの出力を主記憶装置１に格納することにより、可変
長データ転送命令の高速化を実現している。
を比較すれば明らかなように、第１図におけるＭＢＲＢ
４とＭＢＷＩＯとを共有化して１個のレジスタにすると
ともに、シフト・マージ回路６の出力をラッチせずに直
ちにその出力を主記憶装置１に書込心意に、本発明の特
徴がある。すなわち、主記憶装置１に書込んだ後、主記
憶装置１からの読出し時に、ＭＢＲ３からＭＢＷＩＯへ
の転送を実行し、演算器８を通すことなく、シフト・マ
ージの出力を主記憶装置１に格納することにより、可変
長データ転送命令の高速化を実現している。
第７図は、本発明の実施例を示すデータ処理装置の要部
構成図であり、第８図は第７図の動作フローチャートで
ある。
構成図であり、第８図は第７図の動作フローチャートで
ある。
第７図において、第２図と同じ記号は同一の回路を表し
ており、ＭＡＲ３４，ＷＫＡ３５．ＷＫＢ３６の動作は
前に説明した動作と同一である。
ており、ＭＡＲ３４，ＷＫＡ３５．ＷＫＢ３６の動作は
前に説明した動作と同一である。
主記憶装置１から読出されたデータは、データバス２を
介してＭ Ｂ ＲＡ ３に格納される。主記憶装置１へ
は、シフト・マージ回路６を通ったデータが、データ・
バス２を介して書込まれる。ＭＢＲＡ３．ＭＢＷＩＯの
各レジスタは、それぞれ演算結果の格納用レジスタとし
ても用いられるため、内部バスＣ９を介してＡＬＵ８と
接続されている。
介してＭ Ｂ ＲＡ ３に格納される。主記憶装置１へ
は、シフト・マージ回路６を通ったデータが、データ・
バス２を介して書込まれる。ＭＢＲＡ３．ＭＢＷＩＯの
各レジスタは、それぞれ演算結果の格納用レジスタとし
ても用いられるため、内部バスＣ９を介してＡＬＵ８と
接続されている。
また、読出されてＭＢＲＡ３に格納されたデータを、そ
のまま主記憶装置１に書込もときには、バス３２を介し
てＭＢＷＩＯに格納し、このデータをシフト・マージ回
路６を通して主記憶装置ｌに書込むことができる。また
、すでにＭＢＷＩＯに格納されているデータと、ＭＢＲ
Ａ３に格納されているデータとを、マージ・シフトして
、その結果を主記憶装置ｌｌに書込むときには、バス３
３と３７の両方からのデータを、ＳＭＣＴＲ，５の制御
によりマージ・シフトし、その結果を書込心ことができ
る。
のまま主記憶装置１に書込もときには、バス３２を介し
てＭＢＷＩＯに格納し、このデータをシフト・マージ回
路６を通して主記憶装置ｌに書込むことができる。また
、すでにＭＢＷＩＯに格納されているデータと、ＭＢＲ
Ａ３に格納されているデータとを、マージ・シフトして
、その結果を主記憶装置ｌｌに書込むときには、バス３
３と３７の両方からのデータを、ＳＭＣＴＲ，５の制御
によりマージ・シフトし、その結果を書込心ことができ
る。
第７図において、先ず、主記憶装置ｌから読出されたデ
ータは、データ・バス２を介してＭＢＲＡ３に読出され
る。次に、主記憶装置ｌからの読出しデータをＭＢＲＡ
３に取込むと、同時にそれまでＭＢＲＡ３に格納されて
いたデータがＭＢＷｌｏに転送される。これと同時に、
読出しアドレス、あるいは□書込みアドレスにしたがっ
て、ＳＭＣ’ＴＲ５で生成されたマージ・シフト・バタ
ンにしたがって、ＭＢＲＡ３とＭ Ｂ ’Ｗ １０のデ
ータがシフト・マージ回路６によりマージ・シフトされ
、その結果がデータ・バス２を介して直接、主記憶装置
１に書込まれる。
ータは、データ・バス２を介してＭＢＲＡ３に読出され
る。次に、主記憶装置ｌからの読出しデータをＭＢＲＡ
３に取込むと、同時にそれまでＭＢＲＡ３に格納されて
いたデータがＭＢＷｌｏに転送される。これと同時に、
読出しアドレス、あるいは□書込みアドレスにしたがっ
て、ＳＭＣ’ＴＲ５で生成されたマージ・シフト・バタ
ンにしたがって、ＭＢＲＡ３とＭ Ｂ ’Ｗ １０のデ
ータがシフト・マージ回路６によりマージ・シフトされ
、その結果がデータ・バス２を介して直接、主記憶装置
１に書込まれる。
第８図により、第７図の処理を説明する。
ステップ１３では、転送前データの先頭が格納されてい
る主記憶アドレス（、ＭＡｌ）と、転送後データが格納
されている主記憶アドレス（Ａ Ｍ ２ ’）にしたが
い、シフト・マージ・パタンを決定してＳＭＣＴｌ’ｔ
５にセットする。ステップ１５では、ＭＡｌにしたがっ
て主記憶装置１がら（＊＊＊Ａ）ヲＭ Ｂ Ｒ，Ａ ３
に読出す。ステップ１７では、ＭＡｌ＋４を主記憶アド
レスとして、（ＢｃＤＥ）をＭＢＲＡ３に読出し、同時
にＭ Ｂ ＲＡ ３に格納されていたデータ（＊＊＊Ａ
）をＭＢＷＩＯに移す。
る主記憶アドレス（、ＭＡｌ）と、転送後データが格納
されている主記憶アドレス（Ａ Ｍ ２ ’）にしたが
い、シフト・マージ・パタンを決定してＳＭＣＴｌ’ｔ
５にセットする。ステップ１５では、ＭＡｌにしたがっ
て主記憶装置１がら（＊＊＊Ａ）ヲＭ Ｂ Ｒ，Ａ ３
に読出す。ステップ１７では、ＭＡｌ＋４を主記憶アド
レスとして、（ＢｃＤＥ）をＭＢＲＡ３に読出し、同時
にＭ Ｂ ＲＡ ３に格納されていたデータ（＊＊＊Ａ
）をＭＢＷＩＯに移す。
ステップ１９”’Ｃは、ＳＭＣＴＲ５ｋｌ：すＭＢＲＡ
３とＭＢＷＩＯのデータをマージ・シフトして、その結
果のデータ□ｌ＜ＡＢＣ）をＡＬＵ６を介すことなく、
ＭＡ２のアドレスにしたがって直接、主記憶装ｆＦｆｆ
ｉｌに（４＜ Ａ Ｂ Ｃ’ ）の値を格納する。
３とＭＢＷＩＯのデータをマージ・シフトして、その結
果のデータ□ｌ＜ＡＢＣ）をＡＬＵ６を介すことなく、
ＭＡ２のアドレスにしたがって直接、主記憶装ｆＦｆｆ
ｉｌに（４＜ Ａ Ｂ Ｃ’ ）の値を格納する。
ステップ２１では、さらにＭＡｌ＋４を行い、主記憶ア
ドレスにより ＣＦＧＨＩ）のブータラＭＢＲＡ３に読
出し、同時にＭＢＲＡ３にすでに格納されテｌ／Ｎ タ
ｆ −タ（Ｂ ＣＤ Ｅ ） ヲ、Ｍ Ｂ Ｗ １０
ニ転送する。ステップ２３は、第６図のステップ２２ｋ
ｍ Ｔｌ応するものであるが、ステップ２２のようにシ
フト・マージした結果をＡＬＵ５に通す必要がないため
、実際には削除することができる。ステップ２５では、
八４Ａ２＋４を主記憶アドレスとし、ＭＢＲＡ３のデー
タ（ＦＧＨＩ）とＭＢＷＩＯのデータ（ＢＣＤＥ） を
ＳＭＣＴＲ５に−Ｊ：ｔ）マージシフトした結果のデー
タ（ＤＥＦＧ）を直接、主記憶装置１に格納する。ステ
ップ２７では、さらにＭＡＬ ＋４を行い、その主記憶
アドレスにより（ＪＫＬ＊）のデータをＭＢＲＡ３に読
出し、同時にＭＢＲＡ３にすでに格納されていたデータ
（ＦＧＨＩ）をＭＢＷＩＱに転送する。ステップ２９は
、第５図におけるステップ２８の処理に対応するステッ
プであるが、ステップ２８のように、シフト・マージし
た結果をＡＬＵ８に通す必要がないた−め、実際にはこ
れを削除できる。ステップ３１では、さらにＭＡ２＋４
を行し）、このアドレスを主記憶アドレスとして、ＭＢ
ＲＡ３のデータ（ＪＫＬ＊）とＭＢＷＩＯのデータ（Ｆ
ＧＨＩ）をＳＭＣ，ＴＲ５によりマージ・シフトし、そ
の結果のデータ（ＤＥＦＧ）を直、接、主記憶装置ｌに
格納する。以下、ステップ２７とステップ３１の２ステ
ツプの連続となる。第５図の従来の方式に比較して、ス
テップ２３と２９を削除することができるのでマイクロ
命令処理時間を短縮することが可能である。
ドレスにより ＣＦＧＨＩ）のブータラＭＢＲＡ３に読
出し、同時にＭＢＲＡ３にすでに格納されテｌ／Ｎ タ
ｆ −タ（Ｂ ＣＤ Ｅ ） ヲ、Ｍ Ｂ Ｗ １０
ニ転送する。ステップ２３は、第６図のステップ２２ｋ
ｍ Ｔｌ応するものであるが、ステップ２２のようにシ
フト・マージした結果をＡＬＵ５に通す必要がないため
、実際には削除することができる。ステップ２５では、
八４Ａ２＋４を主記憶アドレスとし、ＭＢＲＡ３のデー
タ（ＦＧＨＩ）とＭＢＷＩＯのデータ（ＢＣＤＥ） を
ＳＭＣＴＲ５に−Ｊ：ｔ）マージシフトした結果のデー
タ（ＤＥＦＧ）を直接、主記憶装置１に格納する。ステ
ップ２７では、さらにＭＡＬ ＋４を行い、その主記憶
アドレスにより（ＪＫＬ＊）のデータをＭＢＲＡ３に読
出し、同時にＭＢＲＡ３にすでに格納されていたデータ
（ＦＧＨＩ）をＭＢＷＩＱに転送する。ステップ２９は
、第５図におけるステップ２８の処理に対応するステッ
プであるが、ステップ２８のように、シフト・マージし
た結果をＡＬＵ８に通す必要がないた−め、実際にはこ
れを削除できる。ステップ３１では、さらにＭＡ２＋４
を行し）、このアドレスを主記憶アドレスとして、ＭＢ
ＲＡ３のデータ（ＪＫＬ＊）とＭＢＷＩＯのデータ（Ｆ
ＧＨＩ）をＳＭＣ，ＴＲ５によりマージ・シフトし、そ
の結果のデータ（ＤＥＦＧ）を直、接、主記憶装置ｌに
格納する。以下、ステップ２７とステップ３１の２ステ
ツプの連続となる。第５図の従来の方式に比較して、ス
テップ２３と２９を削除することができるのでマイクロ
命令処理時間を短縮することが可能である。
第９図は、本発明のＳＭＣＴＲの機能説明図である。
ψ、９図（ａ）は、ＳＭＣＴＦｔ５の内容を示すもので
、ｒＴＪは第９図（ｂ）のように、ＭＢ ＲＡ３からＭ
ＢＷＩＯへのデータの転送を指示するビットであり、”
１″であれば転送する。「Ｓ」はシフト・バイト数を示
し、４バイトのデータをサイクリックにバイト・シフト
する。ｒＭＪは牛ビットであり、各ビットが第９図（Ｃ
）に示すように、ＭＢＲＡ３．ＭＢＷＩＯの各バイト位
置に一対応し、′１”のときはＭ Ｂ ＲＡ ３の１バ
イトを取出し、Ｏ″のときはＭＢＷＩ Ｏの１バイトを
取出す。第３図の従来方式と比較すれば明らかなように
、レジスタＭＢＲＢヰがｍ９図ではレジスタＭＢＷＩ
Ｏに置換えられており、その他は第３図のＳＭＣＴＲ５
の動作内容と同じシフト・マージ動作を行う。
、ｒＴＪは第９図（ｂ）のように、ＭＢ ＲＡ３からＭ
ＢＷＩＯへのデータの転送を指示するビットであり、”
１″であれば転送する。「Ｓ」はシフト・バイト数を示
し、４バイトのデータをサイクリックにバイト・シフト
する。ｒＭＪは牛ビットであり、各ビットが第９図（Ｃ
）に示すように、ＭＢＲＡ３．ＭＢＷＩＯの各バイト位
置に一対応し、′１”のときはＭ Ｂ ＲＡ ３の１バ
イトを取出し、Ｏ″のときはＭＢＷＩ Ｏの１バイトを
取出す。第３図の従来方式と比較すれば明らかなように
、レジスタＭＢＲＢヰがｍ９図ではレジスタＭＢＷＩ
Ｏに置換えられており、その他は第３図のＳＭＣＴＲ５
の動作内容と同じシフト・マージ動作を行う。
第１０図は、第８図における詳細動作の比較フローチャ
ートである。
ートである。
第１０図（、）は、第５図に示す従来の後半部の処理で
あり、第１０図（ｂ）は第８図に示す本発明の後半部の
処理である。
あり、第１０図（ｂ）は第８図に示す本発明の後半部の
処理である。
主記憶装置１の読出し、書込みのアドレス制御について
、第１０図（、）（ｂ）により説明する。
、第１０図（、）（ｂ）により説明する。
アドレス制御について、第５図、第８図面の簡単な説明
したが、実際には第１０図のように行われる。主記憶ア
ドレス格納用レジスタＭＡＲ３４は１個であるため、読
出しアドレスと書込みアドレスの更新には、ワーク・レ
ジスタ３５．３６を用いる。第１０図（ｌＬ）（ｂ）に
示すように、ステップ２６（２７）では、ＷＫＡ３５を
ＡｌＯ２で更新しく＋４） 、その結果をＣパス９を介
してＭＡＲ３４−とＷＫＡ３５に同時にセットすること
により、読出しアドレスが決定される。また、書込み時
には、ステップ３０（３１）に示すように、ＷＫＢ３６
をＡｌＯ２で更新しく’＋４）、その結果をＣバス９を
介してＭＡＲ３４とＷＫＢ２６に同時にセットすること
により、書込みアドレスが決定される。
したが、実際には第１０図のように行われる。主記憶ア
ドレス格納用レジスタＭＡＲ３４は１個であるため、読
出しアドレスと書込みアドレスの更新には、ワーク・レ
ジスタ３５．３６を用いる。第１０図（ｌＬ）（ｂ）に
示すように、ステップ２６（２７）では、ＷＫＡ３５を
ＡｌＯ２で更新しく＋４） 、その結果をＣパス９を介
してＭＡＲ３４−とＷＫＡ３５に同時にセットすること
により、読出しアドレスが決定される。また、書込み時
には、ステップ３０（３１）に示すように、ＷＫＢ３６
をＡｌＯ２で更新しく’＋４）、その結果をＣバス９を
介してＭＡＲ３４とＷＫＢ２６に同時にセットすること
により、書込みアドレスが決定される。
このように、１個しかないアドレス・レジスタを有効に
利用している。
利用している。
従来方式では、ステップ２８に示すように、読出しデー
タのシフト・マージを行い、ＡｌＯ２を通したデータを
ＭＢＷＩＯにセットしているが、本発明の方式では、ス
テップ３１で同時にＭＢＲＡ３のデータとＭＢＷＩＯの
データとをマージ６シ。
タのシフト・マージを行い、ＡｌＯ２を通したデータを
ＭＢＷＩＯにセットしているが、本発明の方式では、ス
テップ３１で同時にＭＢＲＡ３のデータとＭＢＷＩＯの
データとをマージ６シ。
フトし、その結果を直接、主記憶装置Ｐｔ１に書込台。
したがって、本発明においては、ＳＭＣＴＲ５にセット
するマージ・シフト・パタンを変えるのみで、任意のバ
イト位置から始まる主記憶上のデータを、任意のバイト
位置に高速で転送することができる。実施例で示した命
令の他、ムーブ、キャラクタ命令のように、あらゆる可
変長命令に適用することができるので、これらの可変長
命令の高速化に効果があり、転送バイト数が多くなるほ
ど効果は大となる。
するマージ・シフト・パタンを変えるのみで、任意のバ
イト位置から始まる主記憶上のデータを、任意のバイト
位置に高速で転送することができる。実施例で示した命
令の他、ムーブ、キャラクタ命令のように、あらゆる可
変長命令に適用することができるので、これらの可変長
命令の高速化に効果があり、転送バイト数が多くなるほ
ど効果は大となる。
以上説明したように、本発明によれば、主記憶装置間の
データ転送において、主記憶装置から続出したデータを
演ｎ器を介すことなく、直接、主記憶装置に書込台こと
ができるので、命令処理時間を短縮することが可能であ
る。また、読出しレジスタと書込みし、ジスタを用いて
マージとシフト動作を行うので、従来の方式に比べてハ
ードウェアの削減が可能である。
データ転送において、主記憶装置から続出したデータを
演ｎ器を介すことなく、直接、主記憶装置に書込台こと
ができるので、命令処理時間を短縮することが可能であ
る。また、読出しレジスタと書込みし、ジスタを用いて
マージとシフト動作を行うので、従来の方式に比べてハ
ードウェアの削減が可能である。
第１図は従来のデータ処理装置の要部ブロック図、第２
図は第１図の詳細ブロック図、第３図は第２図における
シフト・マージ制御部の機能説明図、第４図は第２図の
シフトマージ処理の一例を示す図、第５図は第２図の処
理フローチャート、第６図は本発明のデータ処理装置の
要部概略図、第７図は本発明の実施例を示すデータ処理
装置のｉｍ成図、第８図は第７図の動作フローチャート
、第９図は本゛発明におけるシフトマージ制御部の機能
説明図、第１０図は第８図における詳細動作の比較フロ
ーチャートである。 １、°主記憶装置、３．４：主記憶読出しレジスタ、５
：シフトマージ制御部、６：シフト・マージ回路、８：
演算器、９：主記憶書込みレジスタ、３４：主記憶アド
レス・レジスタ、３５．３６ ：ワーク・レジスタ、７
．９．３２．３３：内部バスＯ 特許出願人 株式会社 日立製作所 代理人弁理士磯村雅俊 第 １ 図 第 ２ 図 第 ３ 図 Ｔ ：ＭＢＲＡ−４ＭＢＲＢ １バイト
１バイト第 ４ 図 第 ５ 図 人 第 ６ 図 第 ７ 図 第９図 Ｔ ： ＭＢＲＡ −ＭＢＷ 」、ｉ）１ ｒ
ｌ”１１’第 １０
図
図は第１図の詳細ブロック図、第３図は第２図における
シフト・マージ制御部の機能説明図、第４図は第２図の
シフトマージ処理の一例を示す図、第５図は第２図の処
理フローチャート、第６図は本発明のデータ処理装置の
要部概略図、第７図は本発明の実施例を示すデータ処理
装置のｉｍ成図、第８図は第７図の動作フローチャート
、第９図は本゛発明におけるシフトマージ制御部の機能
説明図、第１０図は第８図における詳細動作の比較フロ
ーチャートである。 １、°主記憶装置、３．４：主記憶読出しレジスタ、５
：シフトマージ制御部、６：シフト・マージ回路、８：
演算器、９：主記憶書込みレジスタ、３４：主記憶アド
レス・レジスタ、３５．３６ ：ワーク・レジスタ、７
．９．３２．３３：内部バスＯ 特許出願人 株式会社 日立製作所 代理人弁理士磯村雅俊 第 １ 図 第 ２ 図 第 ３ 図 Ｔ ：ＭＢＲＡ−４ＭＢＲＢ １バイト
１バイト第 ４ 図 第 ５ 図 人 第 ６ 図 第 ７ 図 第９図 Ｔ ： ＭＢＲＡ −ＭＢＷ 」、ｉ）１ ｒ
ｌ”１１’第 １０
図
Claims (1)
- α）主記憶装置から読出されたデータを格納する第１の
レジスタと、該レジスタの内容を入力とする演算器と、
該演算器の出力に接続され、かつ主記憶装置に書込むデ
ータを格納する第２のレジスタを有するデータ処理装置
において、主記憶装置から読出され、上記第１のレジス
タに格納されたデータを、直接、上記第２のレジスタに
転送し、該第２のレジスタからデータ・バスを介して主
記憶装置に書込もことを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348983A JPS59229659A (ja) | 1983-06-09 | 1983-06-09 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348983A JPS59229659A (ja) | 1983-06-09 | 1983-06-09 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229659A true JPS59229659A (ja) | 1984-12-24 |
Family
ID=14355412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348983A Pending JPS59229659A (ja) | 1983-06-09 | 1983-06-09 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482236A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Variable length data transfer device |
| JPH02148239A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH03505016A (ja) * | 1989-03-15 | 1991-10-31 | エイエスティー・リサーチ，インコーポレイテッド | 直接メモリアクセス用制御器 |
-
1983
- 1983-06-09 JP JP10348983A patent/JPS59229659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482236A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Variable length data transfer device |
| JPH02148239A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH03505016A (ja) * | 1989-03-15 | 1991-10-31 | エイエスティー・リサーチ，インコーポレイテッド | 直接メモリアクセス用制御器 |
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