JPH103378A

JPH103378A - 演算装置および演算方法

Info

Publication number: JPH103378A
Application number: JP8153936A
Authority: JP
Inventors: Shinichi Marui; 信一丸井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-06-14
Filing date: 1996-06-14
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】メモリ中心アーキテクチャをもつプロセッサ
において、連続する２項演算で１つ前の演算で用いたデ
ータの１つを必ず次の演算でも使用するような場合に、
効率良くデータの供給および演算結果の格納ができる演
算装置および演算方法を提供する。【解決手段】ポインタ１００ａ,１００ｂでアドレッ
シングされたデータがそれぞれ演算バス１２０,１２１
を経由してレジスタ１４０、レジスタ１４１にラッチさ
れる。そのデータを入力として２項演算を行い、結果を
レジスタ１４２に格納する(ここまでで１ステップ)。レ
ジスタ１４２のデータを格納する(１ステップ)。次にレ
ジスタ１４１でレジスタ１４０のデータをラッチする。
次の２項演算はポインタ１００ａでアドレッシングされ
たデータとレジスタ１４１のデータとで行い結果をレジ
スタ１４２に格納する。並列的にポインタ１００ｂでア
ドレッシングされるアドレスにレジスタ１４２のデータ
を格納する１ステップを繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ中心アーキテ
クチャを採用しているプロセッサの演算装置および演算
方法に関するものである。

【０００２】

【従来の技術】近年、ディジタル移動体通信システムの
技術的発展は著しく、マルチメディア通信、パーソナル
移動体通信端末をはじめとしてさまざまな技術が活発に
議論、研究されている。通信されるデータは音声、画
像、FAX、オーディオデータなど多岐に渡っているが、
これからのマルチメディア通信では画像データが主役に
なることは間違いない。画像データは膨大である為、デ
ータの圧縮伸長は必須の技術と言える。この圧縮伸長ア
ルゴリズムはMPEG1、MPEG2、H.261、そしてH.263等、そ
の用途に従って多く標準化されてきている。アルゴリズ
ム中の大部分を占めるのは動きベクトル検出処理であ
る。動きベクトル検出、動き予測は画質の向上には欠か
せない処理である。H.263等ではこれらの処理の単位と
して精度を上げる為に1/2整数画素での動きベクトル検
出、動き予測にも対応する事になった。

【０００３】1/2整数画素単位の検出のためにはあらか
じめ整数画素のデータから補間して1/2整数画素のデー
タを作っておく必要がある。動きベクトル検出はフルサ
ーチでなくてもアルゴリズムの工夫である程度処理を減
らす事が出来るが、1/2整数画素のデータをつくる処理
を減らす事は出来ない。

【０００４】1/2整数画素データの作成の様子を図５を
用いて説明する。大きめの○で描かれた所が整数画素デ
ータとすると、1/2整数画素データの作成はそれらを元
にして小さい○で描かれた部分のデータを求める事に相
当する。例えばd[1,2]は(d[1]+d[2])/2により求まり、d
[1,n+1]は(d[1]+d[n+1])/2で求まる。更にd[1,2,n+1,n+
2]は(d[1]+d[2]+d[n+1]+d[n+2])/4により求めることが
できる。従って、d[1,2],d[2,3],d[3,4],,,,d[n+1,n+
2],d[n+2,n+3],d[n+3,n+4],,と求めて行く為には{d[1],
d[2]},{d[2],d[3]},{d[3],d[4]},,,{d[n+1],d[n+2]},{d
[n+2],d[n+3]},{d[n+3],d[n+4]},,のようなデータの組
合せで２項演算およびシフトを繰り返して行けば良く、
更にd[1,n+1],d[n+1,2n+1],,,d[1,2,n+1,n+2],d[n+1,n+
2,2n+1,2n+2],,と求めて行く為には上記の演算結果に対
して{d[1],d[n+1]},d[n+1,2n+1]},,,{d[1,2],d[n+1,n+
2]},{d[n+1,n+2],d[2n+1,2n+2]},,のようなデータの組
合せで２項演算およびシフトを繰り返して行けば良いこ
とになる。

【０００５】このように1/2整数画素データの作成は連
続する２項演算であって、１つ前の演算で用いたデータ
の１つを必ず次の演算でも使用するような演算を繰り返
し行うことに相当する。

【０００６】上記のような演算を実行するにあたって従
来のメモリ中心アーキテクチャを持つプロセッサ(ＤＳ
Ｐを含む)は以下のような手順で実現していた。

【０００７】データメモリと、同時に最大２つ使用可能
なアドレスポインタ（データメモリポインタ）と、２つ
の演算バスと１つの転送バスと、２つの演算バスからの
データを入力として２項演算を行うALUと、演算結果を
格納するレジスタを備えたメモリ中心アーキテクチャを
持つプロセッサで構成(参考：松下電子工業刊 MN1901/M
N1909ユーザーズマニュアル)され、２項演算を行う為に
は２つのデータメモリポインタを用いて２データを演算
バス経由でALUに供給し、一旦レジスタに演算結果を格
納し、別命令（つまり転送命令）または２項演算中の並
列転送としてデータメモリに演算結果を格納していた。

【０００８】すなわち上記の演算を実行する為に、 (ステップ１) 第１のデータポインタの設定 (ステップ２) 第２のデータポインタの設定 (ステップ３) ２項演算(加算)実行(第１及び第２のデ
ータポインタのインクリメント) (ステップ４) 加算結果を１ビット右シフト (ステップ５) シフト結果の格納以後(ステップ３)から(ステップ５)の処理の繰り返しを
行うことによって実現していた。Ｎ回の２項演算に対し
て(２＋３Ｎ)ステップを要していた。

【０００９】

【発明が解決しようとする課題】ところが、これからの
マルチメディア用の携帯端末の仕様を考えると画像デー
タ転送もリアルタイムで送受信できることが望まれ、そ
のためにはプロセッサでの処理もより効率良く行わなけ
ればならない。上記のような構成、方法では連続する２
項演算に対しデータの供給、演算結果の格納で無駄があ
った。すなわち、２データのうち１データは常に次の演
算で使われるのに、改めて次演算でデータを明示的に供
給しなくてはならないこと、およびそのためにデータメ
モリをアドレッシングするポインタを同時に２つ使用し
てしまい、転送バスが使用されていないにも関わらず並
列転送で演算結果を格納できないという問題点を有して
いた。

【００１０】本発明は以上の点に鑑み、その目的は僅か
なハードウェアの変更によって、連続する２項演算にお
いて、１つ前の演算で用いたデータの１つを必ず次の演
算でも使用するような場合に効率良くデータの供給およ
び演算結果の格納ができる演算装置および演算方法を提
供することにある。

【００１１】

【課題を解決するための手段】請求項１に係る本発明の
演算装置は、メモリ中心アーキテクチャを持つプロセッ
サにおいて、読み出し、書き込み可能なデータ記憶手段
と、前記データ記憶手段に接続される第１,第２の演算
データバスと、前記データ記憶手段をアドレッシングし
て前記第１,第２の演算データバスに出力するデータを
決定、あるいは転送バス上のデータのデータ記憶手段上
の格納アドレスを指し示すデータメモリポインタ手段
と、前記第１の演算データバスからのデータをラッチす
る第１のマスタースレーブ型レジスタと、前記第１のレ
ジスタ(スレーブ)の出力と前記第２の演算データバスの
データを、モードによって切り換え出力するマルチプレ
クサと、前記マルチプレクサの出力をラッチする第２の
レジスタと、前記第１のレジスタ(マスター)のデータと
前記第２のレジスタのデータの２項演算を行う算術論理
演算回路と、前記算術演論理算回路の出力をラッチする
第３のレジスタと、前記第３のレジスタと前記データ記
憶手段に接続される転送バスとを備えた構成を採用す
る。

【００１２】請求項２に係る本発明の演算装置は、前記
データメモリポインタ手段は、前記データ記憶手段をア
ドレッシングして前記第１の演算データバスに出力する
データを決定する第１のデータメモリポインタと、前記
データ記憶手段をアドレッシングして前記第２の演算デ
ータバスに出力するデータを決定、あるいは転送バス上
のデータのデータ記憶手段上の格納アドレスを指し示す
第２のデータメモリポインタと有する構成を採用する。

【００１３】請求項３に係る本発明の演算装置は、前記
算術論理演算回路と前記転送バスの間に接続され、前記
算術論理演算回路の出力をスルーまたは、少なくとも右
側に１ビットシフトするシフタを持つ構成を採用する。

【００１４】前記マルチプレクサのモードは、少なくと
も命令のコードまたは所定のレジスタの値から決まるこ
とが望ましい。また前記シフタのモードは、少なくとも
命令のコードまたは所定のレジスタの値から決まること
が望ましい。

【００１５】請求項６に係る本発明の演算方法は、第１
のレジスタ(マスター)の出力と第２のレジスタの出力を
入力とし、かつ、２データの内の一方は１つ前の２項演
算で使用したデータを使用する２項演算を行う方法であ
って、ａ)第１のデータメモリポインタによりアドレッシング
されたデータを第１の演算データバスから第１のレジス
タ(マスター)にラッチするステップと、ｂ)第２のデータメモリポインタによりアドレッシング
されたデータを第２の演算データバスから第２のレジス
タにラッチするステップと、ｃ)第１のレジスタ(マスター)および第２のレジスタで
ラッチされた２つのデータの２項演算をして結果を第３
のレジスタに格納するステップと、ｄ)第１のデータメモリポインタによりアドレッシング
されたデータを第１の演算データバスから第１のレジス
タ(マスター)にラッチするステップと、ｅ)第１のレジスタ(スレーブ)のデータを第２のレジス
タにラッチするステップと、ｆ)第３のレジスタのデータを第２のデータメモリポイ
ンタでアドレッシングされるデータ記憶手段上のアドレ
スに格納するステップとを包合する構成を採用する。

【００１６】請求項７に係る本発明の演算方法は、ステ
ップａ)〜ｃ)は、プログラムの実行における１ステップ
において実行され、ステップｄ)〜ｆ)は該プログラムの
実行における１ステップにおいて実行される構成を採用
する。

【００１７】請求項８に係る本発明の演算方法は、前記
第１のレジスタ(マスター)の出力と前記第２のレジスタ
の出力を入力とし、連続的に、かつ２データの内の一方
は１つ前の２項演算で使用したデータを使用する２項演
算を行う方法であって、１回のステップａ)〜ｃ)の実
行、および複数回ステップｄ)〜ｆ)を繰り返す構成を採
用する。

【００１８】また前記ステップｃ)で前記第３のレジス
タに２項演算結果を格納する際にシフタによりシフトし
て前記第３のレジスタに格納することが望ましい。

【００１９】

【発明の実施の形態】以下本発明に係わる一実施の形態
の演算装置について図面を参照しながら説明する。図１
に本発明に係わる演算装置の構成図を示す。図１はメモ
リ中心のアーキテクチャを持つプロセッサの内部構成の
一部である。

【００２０】図１において、１００は２リード１ライト
可能なデータ記憶手段であり、第１のデータメモリポイ
ンタ１１０ａ、第２のデータメモリポインタ１１０ｂ各
々に対応したデータメモリ１００ｂ,１００ａから構成
される。

【００２１】１１０はデータ記憶手段１００をアドレッ
シングするデータメモリポインタ手段であり、データメ
モリ１００ｂ,１００ａを各々アドレッシングするデー
タポインタ１１０ａ,１１０ｂから構成される。

【００２２】１２０はデータメモリ１００ｂに接続され
後述の第１のレジスタ１４０に接続される第１の演算デ
ータバス、１２１はデータメモリ１００ａに接続され後
述のマルチプレクサ１３０に接続される第２の演算デー
タバスである。

【００２３】１３０は後述の切替信号１３１に従って出
力を切り替えるマルチプレクサ、１３１はマルチプレク
サ１３０でレジスタ１４０のデータを選択する時に
「１」、演算データバス１２０のデータを選択する時に
「０」となる切替信号であり、命令の種類によって決定
される。

【００２４】１４０は第１の演算データバスのデータを
ラッチするマスタースレーブ型の第１のレジスタであ
り、マスター側の出力を後述のALUへ、スレーブ側の出
力を前述のマルチプレクサ１３０に出力する。

【００２５】１４１は前記マルチプレクサのデータをラ
ッチする第２のレジスタ、１４２は後述のシフタ１６０
の出力をラッチする第３のレジスタ、１５０は前記第１
のレジスタ１４０、第２のレジスタ１４１の出力を入力
として２項演算を行う算術論理演算回路(ALU)である。

【００２６】１６０は算術論理演算回路１５０の出力を
後述のシフト指令信号１６１により、入力をスルーする
か１ビット右にシフトするかを判断して出力するシフ
タ、１６１はシフタ１６０の入力をシフトする時は
「１」、しない時は「０」となるシフト指令信号であ
り、命令の種類によって決定される。

【００２７】１２２は第３のレジスタ１４２とデータメ
モリ１００ａに接続される転送バスである。

【００２８】本実施の形態では切替信号１３１は命令の
種類により決定されるとしたが、あるモード設定レジス
タまたはそれらの両方により決まるとしてもよい。同様
にシフト指令信号１６１は命令の種類により決定される
としたが、あるモード設定レジスタまたはそれらの両方
により決まるとしても良い。

【００２９】また本実施の形態ではシフタ１６０を算術
論理演算回路１５０と第３のレジスタ１４２の間に接続
するとしたが、算術論理演算回路１５０と転送バス１２
２の間に接続されておればよく、シフタ１６０は算術論
理演算回路１５０と第３のレジスタ１４２の間ではな
く、例えば第３のレジスタ１４２と転送バス１２２の間
に接続されていてもよい。

【００３０】以上のように構成された本実施の形態の演
算装置において、連続する２項演算であって２データの
うち１データは必ず一つ前の演算で用いたデータを使用
するような場合に、データメモリ１００からデータが供
給され、２項演算結果がデータメモリ１００に格納され
るまでの動作を図１、図２、図３、図４を用いて説明す
る。

【００３１】実行したい演算は(d[1]+d[2])/2,(d[2]+d
[3])/2,(d[3]+d[4])/2,(d[4]+d[5])/2,,,である。今、
図４に示すようにd[1]はデータメモリ１００ａに格納さ
れ、d[2],d[3],,はデータメモリ１００ｂの連続するア
ドレスに格納されているとする。なお、本実施の形態で
はデータは連続するアドレスに格納されているとした
が、命令実行時にポインタ修飾できる範囲のアドレスに
格納されていれば良い。

【００３２】以下、命令実行のステップ毎に説明する。 (ステップ１)第１のデータメモリポインタ１１０ａにデ
ータd[2]が格納されているデータメモリ１００ｂのアド
レスを設定する。

【００３３】(ステップ２)第２のデータメモリポインタ
１１０ｂにデータd[1]が格納されているデータメモリ１
００ａのアドレスを設定する。

【００３４】(ステップ３)ＡＶＲＮ命令(図３参照)を用
いて演算を行う。このＡＶＲＮ命令は、第１のデータメ
モリポインタ１１０ａの更新の有無のモードを持ち、こ
のステップではその更新を行う。

【００３５】・切替信号１３１が「０」となる。・シフト指令信号１６１が「１」となる。

【００３６】・第１のデータメモリポインタ１１０ａの
値が「１」インクリメントされる。・第１のレジスタ１４０にd[2]がラッチされる。

【００３７】・第２のレジスタ１４１にd[1]がラッチさ
れる。・ＡＬＵ１５０でd[2]+d[1]が演算される。

【００３８】・第３のレジスタ１４２に(d[2]+d[1])/2
が格納される。 (ステップ４)第２のデータメモリポインタ１１０ｂに演
算結果を格納するデータメモリ１００ａのアドレスの先
頭アドレスを設定する。

【００３９】(ステップ５)ＡＶＲ命令(図３参照)を用い
て演算を行う。このＡＶＲ命令も、第１のデータメモリ
ポインタ１１０ａの更新の有無のモードを持ち、このス
テップではその更新を行う。

【００４０】・切替信号１３１が「１」となる。・第１のデータメモリポインタ１１０ａの値が「１」イ
ンクリメントされる。

【００４１】・第１のレジスタ（マスタ）１４０にd[3]
がラッチされる。・第１のレジスタ（スレーブ）１４０から第２のレジス
タ１４１にd[2]がラッチされる（図２参照）。

【００４２】・転送バス１２２経由で第３のレジスタ１
４２のデータ((d[2]+d[1])/2)が第２のデータメモリポ
インタ１１０ｂがアドレッシングするデータメモリ１０
０ａのアドレスに格納される。

【００４３】・ＡＬＵ１５０でd[3]+d[2]が演算され
る。・第３のレジスタ１４２に(d[3]+d[2])/2が格納され
る。

【００４４】(ステップ６)ＡＶＲ命令(図３参照)を用い
て演算を行う。このステップでも第１のデータメモリポ
インタ１１０ａの更新を行う。

【００４５】・切替信号１３１が「１」となる。・第１のデータメモリポインタ１１０ａの値が「１」イ
ンクリメントされる。

【００４６】・第１のレジスタ（マスタ）１４０にd[4]
がラッチされる。・第１のレジスタ（スレーブ）１４０から第２のレジス
タ１４１にd[3]がラッチされる（図２参照）。

【００４７】・転送バス１２２経由で第３のレジスタ１
４２のデータ((d[3]+d[2])/2)が第２のデータメモリポ
インタ１１０ｂがアドレッシングするデータメモリ１０
０ａのアドレスに格納される。

【００４８】・ＡＬＵ１５０でd[4]+d[3]が演算され
る。・第３のレジスタ１４２に(d[4]+d[3])/2が格納され
る。

【００４９】以下同様にＡＶＲ命令を繰り返し、最後の
ＡＶＲ命令が終了した後、第３のレジスタ１４２のデー
タをデータメモリ１００ａに転送する。

【００５０】以上より目的の演算および結果の格納が実
現できる。

【００５１】

【発明の効果】本発明によれば、メモリ中心アーキテク
チャをもつプロセッサにおいて、僅かなハードウェアの
変更によって、連続する２項演算で、１つ前の演算で用
いたデータの１つを必ず次の演算でも使用するような場
合に、効率良くデータの供給および演算結果の格納がで
きる演算装置および演算方法を提供できる。上記の演算
および演算結果の格納がＮ回連続する２項演算に対して
は(Ｎ＋４)回で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係わる演算装置の構成
図

【図２】本実施の形態に於ける各レジスタ、転送バス、
データバス動きを示すタイミング図

【図３】本実施の形態に於ける命令の説明図

【図４】本実施の形態に於けるデータメモリ上のデータ
格納状態を示す図

【図５】補間データの作成手順を示す図

【符号の説明】１００データ記憶手段１１０データメモリポインタ手段１２０，１２１演算データバス１２２転送バス１３０マルチプレクサ１３１切替信号１４０，１４１，１４２レジスタ１５０算術論理演算回路(ALU) １６０シフタ１６１シフト指令信号

Claims

【特許請求の範囲】

【請求項１】メモリ中心アーキテクチャを持つプロセ
ッサにおいて、読み出し、書き込み可能なデータ記憶手段と、前記データ記憶手段に接続される第１,第２の演算デー
タバスと、前記データ記憶手段をアドレッシングして前記第１,第
２の演算データバスに出力するデータを決定、あるいは
転送バス上のデータのデータ記憶手段上の格納アドレス
を指し示すデータメモリポインタ手段と、前記第１の演算データバスからのデータをラッチする第
１のマスタースレーブ型レジスタと、前記第１のレジスタ(スレーブ)の出力と前記第２の演算
データバスのデータを、モードによって切り換え出力す
るマルチプレクサと、前記マルチプレクサの出力をラッチする第２のレジスタ
と、前記第１のレジスタ(マスター)のデータと前記第２のレ
ジスタのデータの２項演算を行う算術論理演算回路と、前記算術演論理算回路の出力をラッチする第３のレジス
タと、前記第３のレジスタと前記データ記憶手段に接続される
転送バスとを備えたことを特徴とする演算装置。
【請求項２】前記データメモリポインタ手段は、前記
データ記憶手段をアドレッシングして前記第１の演算デ
ータバスに出力するデータを決定する第１のデータメモ
リポインタと、前記データ記憶手段をアドレッシングし
て前記第２の演算データバスに出力するデータを決定、
あるいは転送バス上のデータのデータ記憶手段上の格納
アドレスを指し示す第２のデータメモリポインタと有す
ることを特徴とする請求項１記載の演算装置。
【請求項３】前記算術論理演算回路と前記転送バスの
間に接続され、前記算術論理演算回路の出力をスルーま
たは、少なくとも右側に１ビットシフトするシフタを持
つ請求項１記載の演算装置。
【請求項４】前記マルチプレクサのモードは、少なく
とも命令のコードまたは所定のレジスタの値から決まる
請求項１記載の演算装置。
【請求項５】前記シフタのモードは、少なくとも命令
のコードまたは所定のレジスタの値から決まる請求項１
記載の演算装置。
【請求項６】第１のレジスタ(マスター)の出力と第２
のレジスタの出力を入力とし、かつ、２データの内の一
方は１つ前の２項演算で使用したデータを使用する２項
演算を行う方法であって、ａ)第１のデータメモリポインタによりアドレッシング
されたデータを第１の演算データバスから第１のレジス
タ(マスター)にラッチするステップと、ｂ)第２のデータメモリポインタによりアドレッシング
されたデータを第２の演算データバスから第２のレジス
タにラッチするステップと、ｃ)第１のレジスタ(マスター)および第２のレジスタで
ラッチされた２つのデータの２項演算をして結果を第３
のレジスタに格納するステップと、ｄ)第１のデータメモリポインタによりアドレッシング
されたデータを第１の演算データバスから第１のレジス
タ(マスター)にラッチするステップと、ｅ)第１のレジスタ(スレーブ)のデータを第２のレジス
タにラッチするステップと、ｆ)第３のレジスタのデータを第２のデータメモリポイ
ンタでアドレッシングされるデータ記憶手段上のアドレ
スに格納するステップとを包合する演算方法。
【請求項７】ステップａ)〜ｃ)は、プログラムの実行
における１ステップにおいて実行され、ステップｄ)〜
ｆ)は該プログラムの実行における１ステップにおいて
実行される請求項６に記載の演算方法。
【請求項８】前記第１のレジスタ(マスター)の出力と
前記第２のレジスタの出力を入力とし、連続的に、かつ
２データの内の一方は１つ前の２項演算で使用したデー
タを使用する２項演算を行う方法であって、１回のステップａ)〜ｃ)の実行、および複数回ステップ
ｄ)〜ｆ)を繰り返す請求項６又は請求項７記載の演算方
法。
【請求項９】前記ステップｃ)で前記第３のレジスタ
に２項演算結果を格納する際にシフタによりシフトして
前記第３のレジスタに格納する請求項８記載の演算方
法。