JPH03505016A

JPH03505016A - 直接メモリアクセス用制御器

Info

Publication number: JPH03505016A
Application number: JP2505250A
Authority: JP
Inventors: マンスフィールド，リチャード・エム; ドーゼ，ウィリアム・エフ
Original assignee: エイエスティー・リサーチ，インコーポレイテッド; サムソン・エレクトロニクス・カンパニ・リミテッド
Priority date: 1989-03-15
Filing date: 1990-03-14
Publication date: 1991-10-31
Anticipated expiration: 2016-05-14
Also published as: CA2027572A1; KR920700432A; KR0162626B1; US5187783A; JP3167027B2; EP0388300A3; WO1990010907A1; EP0388300A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】直接メモリアクセス用制御器技術分野本発明は、１つのメモリ記憶位置から別のメモリ記憶位置へ、又は、メモリ記憶位置へ／から入出力（Ｉ１０’）装置へ／からの転送するためのコンピュータ内のサブシステムに関する。特に、本発明は、各バイトが８ビツトから成るような、データの２又はそれ以上のバイトのデータワード幅を備え、データが転送の間に処理され作動するような直接メモリアクセス（ＤＭＡ）に関する。

背景技術従来、コンビニ−タシステムは、中央処理装置（ＣＰＵ）により、大型の対話式科学計算、オンライン式ビジネストランザクション処理、グラフィックインタフェース、財務会計プログラム、多数の別のデータ操作の集中処理といった所望の結果を実行するために必要な動作の全てを実行可能なように、できるだけ迅速にＣＰＵにデータを転送できるように設計されてきた。ＤＭＡは、特にバス指向形コンピユータシステムのアーキテクチャにおいて、先導的な方法の一つとなってい条。けれども、ＤＭＡサブシステムは、データ転送動作を完了するために、通常は「バス周期」又は単に「周期」と称される有限の時間間隔を採用している。

周期時間は半導体デバイス技法の速度が向上するにつれて短縮されてはいるものの、実際には、転送が完了するまでデータ上の動作を実行できない。

この関連において、初期コンピュータは８ビツトのデータワード幅で動作するように構成されていた。より複雑な機能がコンピユータ化されるにつれ、この８ビツトバイトが、急速に、計算速度、したがってデータ処理の処理能力を限界付けることになった。このように、８ビツト幅バイトに配置された、１６．３２．６４ビー／ト、さらにそれ以上のビットの幅の広いワード幅が導入されてきた。

幅の広いワード幅は、一般に、大型のメインフレームシステムで見られるのみならず、ミニコンピユータとして知られている中間サイズのコンビ二一夕によって駆動されるような処理制御システムにおいても見ることができる。個々のユーザの能力水準の一般的向上に加えて、多くの今日の商業上産業上のビジネストランザクションがパーソナルコンピュータ（Ｐ／Ｃ）又はＰ／Ｃベースのシステムにおいて行われている。Ｐ／Ｃベースのシステム上で複雑な機能を実行することが好ましいのであるから、かかるシステムは、かかる複雑な動作を効率的に実行するために、８ビツト以上の幅の広いワード幅上で動作するように構成される。Ｐ／Ｃに組み込まれるほとんど大多数は８ビツトデータに限定され、Ｐ／Ｃの次世代を想定して一般に使用されるマイクロプロセッサは１６及び３２ビツトをのデータ幅を備えている。このように、かかるマイクロプロセッサがインタフェースする必要がある周辺機器及びメモリサブシステムは８．１６．３２ビツトのデータ幅を備えているので、ＤＭＡサブシステムは、ソフトウェア資源の進展及び技術の成長を広く考慮に入れれば、かかるデータ幅と互換性を有しなければならない。

従来は、８ビツトデータワードシステムのメモリは、アドレスバスから直接アドレスされていた。メモリは８ビツトワードに構成され、アドレスバスから復号されるアドレス信号がメモリ内の異なる固有ワード（この場合には、バイトに等しい）を指摘する。１６ビツトデータワードに関して設計されているシステムにおいては、メモリは１６ビツトワードで構成されている。ＤＭＡサブシステムが１６ビツトメモリ又はＩ１０装置から、１６ビツ）Ｉ１０装置又はメモリへ／からデータを転送するために必要となる限りは、各転送はワードから構成されて、データは番号付けされたアドレスへ／から書き込み又は読み出しされる。従来は、８ビツト及び１６ビツトメモリ対メモリ及びメモリ対Ｉ１０装置アクセスの両方を備えたシステムが存在していた。

８ビツトワードのＩ１０装置が必要な場合には、メモリワードの記憶位置へ／からデータの流れを管理するための準備が必要であった。従って、典型的には、１６ビツトメモリワードがさらデータの２つの８ビツトバイトに構成される。ビット０−７及び８−１５がそれぞれ低ビット及び高ビットに指定される。こうして、１６ビツトデータワードのシステムにおいては、各ワードは２つの８ビツトバイトから構成されることになる。

個々のバイト記憶位置へ／からデータを向けるだめの方法は、バイトイネーブルと呼ばれる別のアドレス信号を必要とする。１６ビットワードシステムにおいては、第１の低バイト、すなわちＡＯアドレス行をアドレスする第１のアドレス行がｒＢＥＯＮＪ及び「ＢＥＩＮＪと称される２つのバイトで置換される。ＢＥＯＮ信号行が活動である場合に、データワードの低バイトが転送され；ＢＥＩＮ信号が活動である場合に、データワードの高バイトが転送される。

ＢＥＯＮ及びＢＥＩＮの双方が同時に活動である場合には、両方のバイト、すなわち完全なワードが同時に転送される。

同様に、３２ビットＤＭＡサブシステムを備えた３２ビツトワードのシステムにおいては、各ワードは４つの８ビツトに構成される。かかるシステムでは、二つのアドレス行ＡＯ及びＡ１が、それぞれ４つのバイトイネーブル行、すなわちＢＥＯＮ及びＢＥＩＮ、ＢＥ２Ｎ及びＢＥ３Ｎに置換される。同様に、６４ビツトのＤＭＡサブシステムを備えた６４ビツトシステムでは、各データワードは、ワード毎に８つの８ビツトバイトに構成されて、アドレス行ＡＯ。

Ａ１及びＡ２は８バイトのイネーブルＢＥＯＮ乃至ＢＥ７Ｎで置換される。全ての場合に、バイトイネーブル行は、転送されるべきワードのバイトを「指示（ｐａｉｎｔ）　Ｊすると称される。

従来のＤＭＡサブシステムでは、３つのバス周期が、１６ビツトデータワードを８ビツトデータワードバイトと互換性を有するＰ／Ｃシステム内の奇数アドレスへ／から転送するために必要とされる。

かかるシステムにおいては、メモリは１６ビツトワードに構成されて（すなわち２つの８ビツトバイト）、ワードの境界は偶数アドレスにおかれる。ｆｆＧＩＡ図を参照するに、１６ビツト奇数アドレス記憶位置メモリ読み出し周期である周期１の間に、アドレスは偶数メモリ記憶位置を指示して、アドレスは偶数メモリ記憶位置を指示して、さらに高バイトの８ビット読み出しがバイト１回イネーブルに応答して実行される。データ読み出しくパイ）Ａ）はバイトＡから構成されるビット７−〇に関連するレジスタ内に格納される。第１のメモリ読み出し周期の後で、メモリアドレスが次の偶数アドレスまで２つ増やされて、バイトポインタが読み出されるべきデータの低ハイド（ハイドＢ）を指示するべく有効化される。データの低バイトが読ろ出され、第２の周期の間に別のレジスタ内に向けられる。

第３の周期の間に、全ワード、とッ）　１５−８及び７−０、すなわちパイ）Ｂ及び八が直列にアセンブルされ、Ｉ１０装置に転送するべくバス上で駆動される。こうして、この技法で用いられる各ワードを転送するためには３つの周期が必要となる。この技法が２バイト以上のワードを転送するために用いられる場合を考えると、周期の数は（ａ＋１）Ｎ回必要となる。これはワード当たりのバイトの数であり、Ｎは転送されるべきワードの数である。このようにして、４バイトワードに関しては、５周期／ワードが必要となる。

第１Ｂ図を参照するに、１６ビツト奇数メモリ書き込み動作は１６ビツト奇数メモリ読み出し動作と同様である。再び、転送当たり３つのバス周期が必要となる。第１の周期では、１つのワード、すなわち２つの８ビツトバイ）Ｂ及びＡが、Ｉ１０装置から読み出され、ラッチに格納される。周期２０間、ラッチ内の低パイ）ＡがバイトイネーブルＢＥＩＮに応答する高バイトメモリ記憶位置に書き込まれる。メモリアドレスが増加されて、ＢＥＩＮが非活動化されるように駆動されて、ラッチ内の高バイトが、バイトイネーブル信号ＢＥＯＮに応答する低バイトメモリ記憶位置に書き込まれる。

従来では、メモリアドレスが、偶数アドレスからの全ての８ビツトアクセス及び１６ビツトアクセス内で決定される点に留意されたい。しかしながら、奇数アドレスからの１６ビツトアクセスに関しては、メモリアドレスが増かだけされる。

既に述べたように、大型のメインフレームコンピュータであろうと、現代のＰ／Ｃであろうと、大部分のコンピュータシステムは、単純な算術計算、排他的ＯＲ及びバレルシフトなどの処理が実行される前に、ＣＰＵ又はマイクロプロセッサ内又は近傍のレジスタにデータを転送する。しかしながら、超大型集積回路（ＶＬＳＩ）半導体技法の出現により、事前部分計算システムアーキテクチャの実現の機会が生じた。ｒＶＬＳ　Ｉ　：技術確信への挑戦（Ｔｈｅ　Ｃｈａｌｌｅｎｇｅ　ｔｏ　Ｉｎｎｏｖａｔｅ）　Ｊ　、Ｖ　Ｌ　Ｓ　Ｔシステム設計、１９８８年ＩＪ月号第６頁参照のこと。このように、今日では、多くの事項をより高速に、又は多くの事項を同時に実行するために、又はその双方を実行するシステムを、従来可能であった以上に、設計することが実際的になっている。特に、データをより高速に転送し、転送の間にデータを処理することが可能な、すなわちオンザフライ方式の現実的なりＭＡを完成することが可能となっている。

発明の開示本発明のＤＭＡサブシステムは、ＤＭＡ転送の読み出し周期の間にデータを受信するデータマニプレータを含んでいる。データマニプレータは、転送中にデータのバイト順序を再構成するための、あるいは、必要な場合には、受信された順序でデータのバイトを転送するための回路を含んでいる。さらに、データマニプレータは、転送中に、データのバイト内でデータのビット記憶位置を再構成し、又はデータ上の論理演算又は算術演算を実行するためのオプションを供給する回路を含んでいる。最後に、データマニプレータは、ＤＭＡ転送の書き込み周期の間に、データバス上で、データを駆動し、変更又は不変更で、戻したりするための回路を含んでいる。

本発明のデータマニプレータは、データを転送すると同時に、異なるデータワード寸法のＩ１０装置との互換性を保ち、かつシステム全体の動作性能を改善するための機会を提供するためのいくつかのオプションを備えている。データマニプレータの入力に表れるデータのバイトは、転送元又は転送先でのデータのワード寸法に関わらず、転送の間に処理可能である。

データ上でバレルシフト動作を行うことにより、グラフィック形データ処理をＤＭＡ転送の間に行うことが可能になる。算術及び論理演算をＤＭＡ転送の間にデータ上で行うことにより、ファイルの外の列をストリップするような高速化することが可能になる。メモリ対メモリＤＭＡと接続して使用する場合には、ファイル処理は、再び転送の間に、システムの処理を独立に実行することが可能である。

本発明のＤＭＡサブシステムは、１バイトモジユーラのインクリメントを想定している。システムは所望のワード幅を有するデータに拡張又は減縮することが可能である。

ＤＭＡ転送の間にデータを処理する能力を提供するに加えて、本発明のＤＭＡサブシステムは、奇数アドレスへ／からの１６ビツトデータ転送に必要なバス周期の回数を減少させる。初期のメモリ読み出し周期の間に、データの第」の８ビツト（すなわち、低バイト）をラッチ内に格納する。第１の低バイトがレジスタ内に転送される第２のメモリ読み出し周期の間に、同時に次の１６ビツト（すなわち、第１のワードの高バイト及び第２のワードの低バイト）がラッチ内にロードされる。書き込み周期の間、第２のバイトがラッチからデータバスの高バイト記憶位置に向けられ、第１の低バイトがレジスタからデータバスの低バイトに向けられる。後続の周期の間に、ラッチ内の高バイトが、ラッチがデータの次の１６ビツトでロードされる場合に、最後に述べたレジスタ内にロードされる。こうして、単一のレジスタをＤＭＡサブシステムに付加し、データの流れを適当に向けることにより、従来のＤＭＡサブシステムに比較して本発明のＤＭＡサブシステムにおいては、奇数アドレスから１６ビツトのデータワードのＤＭＡ転送を行うために、約り０％少ないバス周期時間が必要となるに過ぎない。

この他の、本発明の他の特徴及び利点は、後述する好適な実施例に関する詳細な説明において説明される。詳細な説明は添付図面に基づいても行われるが、添付図面において、同じ参照番号は本発明の対応する部材番号を示している。

図面の簡単な説明第１Ａ図及び第１Ｂ図は、８ビツトデータワード幅と互換性を有する従来のコンピュータシステムの奇数アドレスへ／からの１６ビツトデータワードの転送を示している。

第２図は、本発明の原理に基づいて構成されたＤＭＡ制御器のデータマニプレータのブロック図である。

第３図は、第２図のＤＭＡサブシステムで採用される入力ラッチのブロック図である。

第４図は、第２図のＤＭＡサブシステム内で採用されるバイト分類装置のブロック図である。

第５図は、第２図のＤＭＡサブシステム内で採用されるＡＬＵ／バレルシフタである。

第６Ａ図は、第２図のＤＭＡサブシステムによって実行される８ビットメモリ読み出し転送を示している。

第６Ｂ図及び第６Ｃ図は、第２図のＤＭＡサブシステムにより実行されるような、別の８ビットメモリ書き込みを示している。

第７Ａ図及び第７Ｂ図は、第２図のＤＭＡサブシステムにより実行されるような、偶数アドレス記憶位置からの１６ビツト転送を示している。

第８Ａ図及び第８Ｂ図は、第２図のＤＭＡサブシステムを組み込んだ８ビツトデータワード幅と互換性を有するコンピュータシステム内の奇数アドレスへ／からの１６ビツトデータワード転送を示している。

第９Ａ図、第９Ｂ図、第９Ｃ図、第９Ｄ図及び第９Ｆ図は、第２図のＤＭＡサブシステムを組み込んだ８ビツトデータワード幅を備えたコンピュータシステム内の奇数アドレスからの１６ビツトデータワードのデクリメント転送の取り決めを示している。

発明を実施するための最良の形態本発明に基づいて構成されたＤＭＡ制御器は、それぞれ状態マシン２６により動作が制御される、ラッチ２０、バイト分類機２２及びデータブリプロセッサ２４を備えた第２図に示すようなデータマニプレータｌＯを含んでいる。第２図を続けて参照するに、ラッチ２０の入力は、転送動作の間にデータを受信するように双方向データバス１５に接続されている。ラッチ２０の出力はバイト分類装置２２の入力に接続されている。同様に、バイト分類装置２２の出力は、データブリプロセッサ２４から受信したデータを処理して、双方向データバス１５にデータを戻すように駆動するようにデータブリプロセッサ２４の入力に接続されている。

ラッチ２０の寸法はコンピュータシステムの最大データ幅（ワード当たりのビット）により決定される。６４ビツトのコンピュータシステムに関して第３図に示すように、ラッチ２０は、ＶＬＳＩテクノロジー社製の（ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ、　Ｉｎｃ、）型式ＬＡＣＦＮＢのような標準形透過式ラッチであり、１つのラッチが処理されるワード当たりの各ビットに関して用いられる。

第４図を参照するに、バイト分類装置２２は、それぞれマルチプレクサ４０９〜４１６に対して、さらに８ビツトレジスタ４１７〜４２４に対して接続されたマルチプレクサ４０１〜４０８から構成されている。各マルチプレクサ（ＭＵＸ）４０１〜４０８は８つの８ビツトバイトを１つの８ビツトバイトに変換し、同様に、各Ｍ　Ｕ　Ｘ　４０９〜４１６は２つの８ビツトバイトを１つの８ビツトバイトに、図示のように、変換する。ＭＵＸ４０１〜４０８及び４０９〜４１６は、一般的に、ＶＬＳＩテクノロジー社製のｒＭＸ２１Ｄ１」のような構成部材から構成される。レジスタ４１７〜４２４は、一般的に、同じ＜ＶＬＳＩテクノロジー社製のｒＤＦＣＴＮＢＪのような構成部材から構成される。

本発明の詳細な説明を単純化するために、１６ビツトコンビ３−タシステム、すなわち、２つの８ビツトバイトは、転送動作を実行するためにバイト分類装置２２の論理の底部の２つの部分のみを用いるものとする。

第４図に続いて第６Ａ図を参照するに、８ビットメモリ読み出し転送の周期１においては、バイトＡが、偶数ワードアドレス値、すなわちＢＥＯＮ活動、ＢＥＩＮ非活動である６０１で指定される８ビツトメモリ記憶位置から読み出され、ラッチ２０内の３０１で指定されるバイト記憶位置に書き込まれる。データが読み出された後、メモリアドレスカウンタ（図示せず）は１だけ増加されて、次のメモリ読み出し動作を実行するために、ＢＥＯＮ非活動及びＢＥＩＮ活動を備えた次の偶数ワードメモリアドレスを指示する。周期２の間に、パイ）Ａは、状態マシン２６からの、ＭＵＸ４０１における制御信号ＡＯ１Ａｌ及びＡ２、ＭＵＸ４０２におケル制御信号ＢＯ１Ｂ】及びＢ２及びＭ　Ｕ　Ｘ　４０９における制御信号５ＥＬ−ＡＯ及び５ＥＬ−ＢＯに応答して、１６ビツトデータバスの６０２．６０３で指定された双方のバイト記憶位置に向けられる。このように、入力Ａ１上でバイト分類装置２２内に現れるデータビット７−０は、出力ＡＯ（ビット７−Ｏ）及びＢＯ（ピッ）　１５−８）で出現するように、それぞれ、ＭＵ　Ｘ　４０１．４０２．４０９．４１０を介して進められる。８ビツトメモリ転送の場合には、それぞれレジスタ４１７．４１８内にデータを格納する必要がなく、データは直接データバス１５に向かう。

ＤＭＡサブシステム１０は状態マシン２６により制御されて、アドレスがアドレスバス上で駆動されると共に、適当な指定記憶位置にデータを向けるようにバイトポインタを発生する。このように、例えば、８ビツト転送の第２の周期の間、バイトゼロイネーブル信号、すなわちＢＥＯＮがアドレスの部分として発生される。データがデータバスの低及び高バイトに同時に向けられるので、ＢＥＯＮは、指定されたバイトゼロ、すなわちデータバスの低８ビツトであるデータのみを書き込むようにＩ１０装置に指示を出す。

周期３の間に、別のメモリ読み出し動作が実行される。データは、ＢＥＯＮ非活動及びＢＥＩＮ活動の偶数ワードアドレスを備えた、６０４で指定される高バイトメモリ記憶位置から読み出され、ラッチ２０の３０２で指定される低バイト記憶位置に書き込まれる。第４の周子間に、この高バイトデータが１６ビツトデータバスの二つのバイト記憶位置６０５及び６０６に向けられ、アドレス及びバイトポインタがデータを適当なＩ１０装置に向かわせる。データは、転送動作が完了するまで、図示の通り、後続の周期の間開様に転送を継続する。

第４図に続いて第６Ｂ図を参照するに、８ビットメモリ書き込み転送の周期１においては、１バイトが、偶数アドレスを備えた６１０で指定される８ピツ）Ｉ１０記憶位置から読み出され、う、チ２０の３０１で指定されるバイト記憶位置に書き込まれる。周期２の間、パイ）Ａが、状態マシン２６からの、Ｍ　Ｕ　Ｘ　４０１における制御信号ＡＯ１Ａ１及びＡ２、Ｍ　Ｕ　Ｘ　４０２ニおケル制御信号ＢＯ１Ｂ１及びＢ２及びＭＵＸ４０９１．：＄け６ＳＥＬ−ＡＯ及びＭＵＸ４１０に、ｋｉする５ＥＬ−ＢＯに応答して１６ビツトデータバスの６１１．６１２で指定される二つのバイト記憶位置に向けられる。このようにして、入力ＡＩ上でバイト分類装置２２に現れたデータビット７−〇が、二つの出力ＡＯ（ビット７−０）及びＢＯ（ビット１５−８）で出現するように、それぞしＭ　Ｕ　Ｘ　４０１．４０２．４０９．４１０を介して向けられる。８ビツトメモリ転送が行われる前に、レジスタ４１７．４１８内にデータを格納する必要がなく、データ直接データバス１５に送シれる。

ＤＭＡサブシステム１０は状態マシン２６により制御されて、アドレスがアドレスバス上で駆動されると共に、適当に指定された記憶位置にデータを向けるべくバイトポインタを発生する。このように、８ビツト転送の第２の周期の間に、バイトゼロイネーブル信号、すなわちＢＥＯＮがアドレスの部分として発生される。データがデータバスの低及び高バイトの双方に同時に送られるので、ＢＥＯＮは、指定されたバイトゼロ、すなわちデータバスの低８ビツト上にあるデータのみを書き込むように、メモリに指示する。

周期３０間に、別のＩ１０読み出し動作が実行される。データは、ＢＥＯＮ活動及びＢＥＩＮ非活動を備えた偶数ワードアドレスを備えた６１３で指定された低パイ）Ｉ１０記憶位置から読み出される。第４の周期の間、この低バイトデータは、１６ビツトデータバスの６１４及び６１５の双方のバイト記憶位置に向（ブられ、アトｌメス及びバイトイネーブルＢＥＯＮ及びＢＥＩＮはデータを６１４で指定されるメモリ記憶位置に送る。データは、転送動作が完了するまで、図示の通り、後続の周期の間開様に転送され続ける。

第４図に続いて第６Ｃ図を参照するに、８ビットメモリ書き込み転送の周期１においては、１バイトが、ＢＥＯＮ非活動及びＢＥＩＮ活動の偶数アドレス値を備えた６２０で指定される８ビットＩ１０記憶位置から読み出され、ラッチ２０の３０２で指定されるバイト記憶位置に書き込まれる。周期２の間、パイ）Ａが、状態マシン２６からの、ＭＵχ４０１における制御信号ＡＯ１Ａ１及びＡ２、Ｍ　Ｕ　Ｘ　４０２における制御信号ＢＯ１Ｂ１及びＢ２及びＭ　［Ｉ　Ｘ　４０９における５ＥＬ−ＡＯ及びＭｔＪＸ４１０におけるＳ　Ｅ　Ｌ−Ｂ　Ｏに応答して１６ビツトデータバスの６２１．６２２で指定される二つのバイト記憶位置に向けられる。このようにして、入力Ｂｌ上でバイト分類装置２２に現れたデータピッ）？−０が、二つの出力ＡＯ（ピッ）？−０）及びＢＯ（ビット１５−８＞で出現するように、それぞれＭ　Ｕ　Ｘ　４０１．４０２．４０９゜４１０を介して向けられる。さらに８ビツトメモリ転送の場合には、−タバス１５に送られる。

ＤＭＡサブシステム１０は状態マシン２６により制御されて、アドレスがアドレスバス上で駆動されると共に、適当に指定された記憶位置にデータを向けるべくバイトポインタを発生する。このように、８ビツト転送の第２の周期の間に、バイトゼロイネーブル信号、すなわちＢＥＯＮがアドレスの部分として発生される。データがデータバスの低及び高バイトの双方に同時に送られるので、ＢＥＯＮは、指定されたバイト６２２、すなわちデータバスの低８ビツトであるデータのみを書き込むように、メモリに指示する。

周期３の間に、別のＩ１０読み出し動作が実行される。データは、ＢＥＯＮ活動及びＢＥＩＮ非活動を備えた偶数ワードアドレスを備えた６２３で指定されたパイ）Ｉ１０記憶位置から読み出される。第４の周期の間、この高バイトデータ（１６進値Ｂ）は、１６ビツトデータバスの６２４及び６２５の双方のバイト記憶位置に向けられ、アドレス及びバイトポインタ、すなわちＢＥＯＮ非活動及びＢ　Ｅ　］、　Ｎ活動は、データを６２４で指定されるメモリ記憶位置に送る。データは、転送動作が完了するまで、図示の通り、後続の周期の間開様に転送され続ける。

ｉ７Ａ図に示すように、偶数アドレス、すなわち二つのバイトイネーブルＢＥＯＮ及びＢＥＩＮ活動からの１６ビツトメモリ読み出し動作が行われる。かかる動作の周期１の間に、１つのワード（２つの８ビツトバイト）が７０１．７０２で指定される偶数メモリ記憶位置から読み出されて、ラッチ２０の２つの低バイト記憶位ｆｆ１３０１．３０２内に書き込まれる。メモリアドレスカウンタ（図示せず）が、次のメモリ読み出し動作の準備のために２だけ増加される。状態マシン２６はＭＵ　Ｘ　４０１及び４０２を制御して、バイトはバイト分類装置２２を通過して、１６ビツトデータバス１５に向けられ、ＤＭＡ転送動作の第２の周期の間に好適なＩ１０装置でバイト記憶位置７０３．７０４に転送が行われる。

データ転送が、転送動作が完了するまで、図示の通り、後続の周期の間開様に続けられる。もちろん、データに、所望であれば、この明細書の他の場所で説明するように、転送の間データぶりプロセッサにより実行される処理を施すことが可能である。

第７Ｂ図を参照するに、偶数アドレスに対する１６ビツトメモリ書き込み動作は、対応する１６ビツトメモリ読み畠し動作と同様である。かかる転送の周期１の間、１つのワード（２つの８ビツトバイト）がＩ１０装置から読み出され、ラッチ２０の３０１．３０２で指定される２つの低バイト記憶位置に書き込まれる。

周期２の間、データはバイト分類装置２２を介して直接通過して、データバス１５に送られ、７１２．７１３で指定される好６適なメモリ記憶位置に転送される。従って、メモリアドレスカウンタ（再び、図示しない）が、次の転送動作を実行するための準備をするべく次のアドレスにまで増加される。

第８Ａ図を参照するに、１６ビツト奇数メモリ読み出し動作の第１のバイトが、対応する従来技術の動作に関して説明したのと同様の方法で読み出される。このように、第１の周期の終わりで、第１のバイトが、８０１で指定されるバイト記憶位置に対応して、ラッチ２０の３０２で指定されるバイト記憶位置内に格納される。メモリアドレスポインタは次の奇数ワードアドレスにまで増加される。しかしながら、第２の周期の間、ラッチ２０の３０２で指定された記憶位置に格納されたバイトＡが、Ｍ　Ｕ　Ｘ　４０１を介してレジスタ４１７に転送される。

メモリアドレスが偶数境界にあるので、１６ビツトメモリ読み出し動作が実行される。この場合、二つのパイ）Ｂ及びＣが、それぞれ、バイト記憶位置８０２及び８０３に対応するラッチ２０内の３０１゜３０２で指定される記憶位置に書き込まれる。周期３の間に、バイトＢが、Ｍ　Ｕ　Ｘ　４０２及び４１０を介して８０５で指定されるバイト記憶位置に送られる。同時に、レジスタ４１７内に格納されるバイトＡがＭＵＸ４０９を介してバイト記憶位置８０４に送られる。アドレスレジスタは、次のメモリ読み出し動作を準備するべく、次の偶数メモリアドレスを指定するように増加される。周期４の始めで、データバイトＣがＭ　Ｕ　Ｘ　４０１を介してレジスタ４１７内に転送される。次のメモリ読み出し周期動作は、ワード２のパイ）Ｄ及びワード３のパイ）Ｅから構成される、再び１６ビツト幅である。２つのデータバイトは交差転送され、前述の通り、転送の書き込み周期の間に格納される。

本発明により、第１のメモリ読み出し周期のみが８ビツト（１バイト）幅である。第１の周期の後に、読み出し動作が常に１６ビツト幅であり、バイトが交差転送され、格納されて、Ｉ１０装置によりそれらを正しい順序で書き込むことが可能になる。

３４８Ｂ図で説明されているような１６ビツト奇数アドレスメモリにおいて、３つの周期がデータのバーストの最後の転送に関して必要となるが、他の全ての転送動作に関しては２つの周期が必要とされるに過ぎない。周期ｌにおいて、１つのワード（２つの８ビツトバイ）Ａ及びＢ）が１１０装置から読み出され、１１１１０．８１１で指定されるバイト記憶位置からラッチ２０内の３０１．３０２で指定される記憶位置で格納される。周期２の間、３０１で指定されるラッチ２０内のバイトＡが、Ｍ　Ｕ　Ｘ　４０２．４１０を介して８１３で指定される記憶位置でＢＯ（ビット１５−８）に対応する奇数バイト記憶位置に送られる。周期３の間に、メモリアドレスカウンタが増加されて、奇数又は完全ワード境界を指示する。さらに、この周期の間、ラッチバイト記憶位置３０２内のバイトＢがレジスタ４１７内に格納される。メモリアドレスが奇数境界にあるので、後続の転送が、格納され進められる個々のバイトで１６ビツトワードの転送を完了し、それらは個々のメモリ記憶位置内に正しい順序で書き込まれる。周期３の間、バイトＣ及びパイ）Ｄから構成される次のワードがＩ１０装置から読み出され、それぞれ、３０１、３０２で指定される記憶位置でラッチ２０内に格納される。周期４の間に、３０１で指定される記憶位置でラッチ２０内のパイ）ＣがＢＯ（ピッ）　１５−８）に対応するバイト記憶位置８１７に送られる。同時に、レジスタ４１７の内容がメモリ記憶位置ＡＯ（ピッ）？−０）に対応するバイト記憶位置８１６に送られる。このシーケンスは、最後の全てのワードが書き込まれるまで、継続する。最後の全てのワードに関するメモリ書き込み動作の間に、メモリアドレスカウンタは、さらに、増加されて次の奇数アドレスを指定し、最後の周期がイネーブル信号ＢＥＯＮ活動及びイネーブル信号ＢＥＩＮ非活動で実行される。

従って、最後の周期の間に、レジスタ４１７内に含まれる、データの最後のバイトのみが、データバスに送られて、データ転送が完了する。

本発明に基づき、８ビツトデータワードと互換性を有するＰ／Ｃシステムにおいて、メモリ記憶位置へ／からの多数バイトワードの転送毎に、読み出し動作のために１回の周期及び書き込み動作のために１回の動作を完了するために２つのバス周期が必要となる。転送が奇数メモリアドレス記憶位置へ／から行われる場合には、転送されるべきデータのワードからなるワードの数又はバイトの数に関わらず、転送当たりただ１回の別の周期が必要となる。従って、かかる転送が２Ｎ＋１周期を必要とする。従って、本発明の技法を用いた１００ワード転送では２０１回の周期が必要となる。この場合に、従来のＤＭＡサブシステムでは、３Ｎの周期、すなわち３００周期が同じ転送動作に関して必要となる。

さらに、本発明の動作性能の利点は、大量のデータが転送される場合、又はメモリの寸法が増加する場合に、より顕著になる。多数バイトワードの全体が、偶数メモリアドレス境界が到着するとすぐに転送されることによって、転送の速度が、必要な周期の数を減少することによってほぼ増加される一方、異なるデータワード幅を備えたコンピュータ用に設計された装置との互換性を維持し、データのオンザフライ処理の能力を供給可能である。

本明細書の別の箇所で説明したように、バイトアドレスのポインタは、１６ビツトワードの転送に関して、奇数アドレスからも、転送されるべき次のバイトに減少させることが可能である。１６ビットワード喉のバイト部分が、所定のアドレスからバイトのポインタが減少される場所に転送されるべきかを決定するための取り決めは従来にふいて存在しないので、本発明はいくつかの異なる取り決めを想定している。　第９Ａ図は、１９Ｂ−９Ｇの別の取り決めに言及する目的で、メモリシステムの物理的レイアウトを示している。

すなわち、例えば、８ビツトバイト５は物理的記憶位置、アドレス５に格納される。第９Ｂ図において、減少モードで各メモリアドレス６からの転送は、一般的に業界で受容されている取り決めに基づいて説明されている。

第９Ｃ図から第９Ｇは、本発明の制御器によりデータ転送可能なことに基づいた減少モードで、奇数メモリアドレス７からのデータ転送のためのいくつかの取り決めを示している。このように、例えば、ｉ９Ｄ図において、転送される第１の１６ビツトワードは、高バイトから低バイトへの順序のバイト６及び７から構成される。この場合には、第９Ｅ図で転送される第１のワードは同じバイ（・で逆順に行われる。

提案された全ての取り決めにおいて、データ転送は、バイトアドレスポインタ増加される奇数アドレスからの１６ビツトワード転送に関して説明したのと同様の方法で実行される。このように、所望の取り決めが、減少モードでデータ転送を実行するために、バイトイネーブル信号、ＢＥＯＮ、ＢＥＩＮ、、、ＢＥｎＮの制御の順番を切っていするために必要である。

データ処理には、第４図で示されたように、バイト分類装置２２との関連で説明されたように転送の間のデータワードバイトの分類が含まれる。しかしながら、データプリプロセッサ２４を含むＤＭＡ転送動作に関するデータ経路を形成することにより、システムプロセッサにより実行されるような、バレルシフタ、排他的ＯＲ１及びその他の算術及び論理演算のような動作を含むように、データの処理を拡張可能である。データブリプロセッサ２４はレジスタ５１、ＭＵＸ５２、ＡＬＵ制御論理５３及びＡＬＵ／バレルシフタモジュール５４ヲ含んでいる。ＡＬＵ／バレルシフタモジュール５４は、第５図に示すように、ＶＬＳＩテクノロジー社製のＶＤＰ３ＡＬＵ００１及ヒｖＤＰ３ＢＳＨＯＯ１と同様のものであり、ＶＬＳ　Ｉテクノロジー社で発行されているｒＶＤＰ　１０　Ｄａｔａｐａｔｈ　Ｅｌｅｍｅｎｔ　ｌ、１ｂｒａｒｙ」に示された設計規則に基づいて設計可能である。　本発明のデータ処理の設計は、単一８ビツトバイト増加のモジュラである。ワード幅は、所望のデータワード幅に伸縮可能である。さらに、ＤＭＡ転送の読みだし及び書き込み動作の間のデータ処理に関する時間の継続を拡張して、コンピュータシステムの動作変数と一致するように、転送されるデータのいかなる数いかなる種類の処理にも対応させることが可能である。

本発明の好適な実施例に基づ＜ＤＭＡ制御器の詳細な仕様については、ここに参考として組み入れた参考書類Ａに示されている。好適な形態及び構成が本発明を説明するために示されているが、本発明の開示及びその請求の範囲の精神及び範囲から逸脱することなく、この他の変更が可能であると了解されたい。

参考書類Ａ概括ＧＣｌ、８３は直接メモリアクセス（ＤＭＡ）の８つのチャネルを提供する。このシステムのマイクロプロセッサは、各種動作モード、転送アドレス及び転送カウントに関するＤＭＡレジスタをプログラムする。ＤＭＡ制御器は２つのモードの内一方にプログラムすることが可能である。第１のプログラミングモードは、２つのインテル８２３７ＤＭＡの動作をエミュレートする。他方のプログラミングモードは拡張アドレッシングを用いる。ＤＭＡ転送モードでは、ｆ１０装置がデータを、−回の転送、バースト又は読み出し確認モードでメモリへ／から直接データを転送することが可能である。Ｉ１０装置の要求があり、バス調停論理回路によるバスの制御が保証された場合に、データ転送が開始され、ＤＭＡはＤＭＡ要求を行うようにプログラムされている。

いくつかの付加的な機能が装置内に含まれて、システムに別の回路を設ける必要性を減少させている。これらには、以下のものが含まれる：・ＤＲＡＭリフレッシュ論理・数値双対プロセッサインタフェース・中央調停ポイント・フロッピーディスク調停システム構成りＭＡ制御器は、ＣＰＵから命令を受けて、ＤＭＡ転送の間バス制御信号を発生するように、専用バスに接続されている。さらに、ＤＭＡ制御器は、バス調停プロセスを制御するためにマイクロチャネルに接続されている。ＣＰＵがＤＭＡ制御器をプログラミングすると、ＣＰＵはそれをマイクロチャネル上の８ビツトＩ１０装置と同様に扱う。ＤＭＡ制御器は範囲００００Ｈ−００ＤＦＨ内でアドレスを使用する。８２３７モードにおいては、個々のレジスタがＩ１０アドレスマツプ内の別個の記憶位置により代表される。拡張モードでは、１つのアドレスが、アドレスされるレジスタを事項されるべき機能を示すコードを格納するために用いられる。第２のアドレスが、読み出し又は書き込みが行われるべきデータのために用いられる。

動作モードＤＭＡ制御器は空き（アイドル）及び指令の２つの基本状態で動作する。アイドルモードでは、ＤＭＡ制御器はバスを活動的に制御せずに、システムボードプロセッサによりプログラム可能である。

逆に、指令モードでは、ＤＭＡ制御器はＤＭＡ転送を発生するために、マイクロチャネルバス制御信号を駆動する。

レジスタ以下のレジスタがＤＭＡと共に含まれる：レジスタ　　　　　　　　　　長　さ　　　　　レジスタメモリ　　　　　　　　　　　　　２４８メモリアドレス（現在）２４８Ｉ１０アドレス　　　　　　　　　１６８転送カウント（ベース）１６８転送カウント（現在）６８モード　　　　　　　　　　　　　８８状態　　　　　　８２アーバス（Ａｒｂａｓ）　　　　　　　　４　　　　　　　２マスク　　　　　　　　　　　　　４２現状保持　　　　　　　　　　　１６　　　　　　　１機能　　　　　　８１調停　　　　　　８１リフレッシュ　　　　　　　　　　１０ルジスタチャネルレジスタ８つのチャネルの各々が４つのレジスタ、すなわち、メモリアドレス、Ｉ１０アドレス、転送カウント及びモードを使用する。

メモリアドレスレジスタ：各チャネルが一組のメモリアドレスレジスタを用いる。ベースアドレスレジスタが、ＤＭＡ転送に関スるアドレスの開始と共に、ＣＰＵによりプログラムされる。ベースアドレスが現在のアドレスレジスタ内に複写される。ベースレジスタの内容はＤＭＡ転送の間変更されない。現在のアドレスレジスタが次の転送で用いられるメモリアドレスを指示し、ＤＭＡ転送周期の終了後に更新（インクリメント又はデクリメント）される。ＣＰＵはベース及び現在のレジスタを読み畠すことができる。自動開始を選択した場合には、ベースアドレスは転送の完了時に現在のレジスタ内に複写される。　　Ｉ１０レジスタ：このレジスタはＤＭＡ転送で用いられるＩ１０装置に関するアドレスを識別する。このレジスタの内容はＤＭＡ転送の間変更されない。

転送カウントレジスタ：各チャネルが一組の転送カウントレジスタを用いる。ベースカウントレジスタが、ＤＭＡ転送に関し実行されるべき転送のカウントともに、ＣＰＵによりプログラムされる。

このカウントは現在のカウントレジスタに複写される。ペースレジスタの内容はＤＭＡ転送の量変化しない。現在のカウントレジスタは完了された転送と共にデクリメントされる。このレジスタが００００からＦＦＦＦへとデクリメントされる場合に、端末カウント信号が活性化される。端末カウントを指示するこの方法のために、このレジスタは、要求される転送の数よりも１つ少ない数値でセットアツプ時にロードされる。自動開始を選択した場合には、ベースカウントは、転送の完了時に現在のカウントレジスタ内に複写される。

モードレジスタ：モードレジスタは、ＤＭＡ転送の間実行される動作の種類に関して、関連するチャネルを構成する。プログラムされた機能は同じであるが、このレジスタをプログラムするための方法は、８２３７モード及び拡張モードに関して異なる。このレジスタは拡張モード時にのみ読み出される。２つの動作モードのビット割当ては、次の通りである。

モードレジスタ（８２３７互換）ビット　　　　機　　能７．６　　　　予約−〇５　　　　　０＝インクリメントメモリアドレス１＝デクリメントメモリアドレス４　　　　０＝不能化自動起動１＝不能化自動起動３．２　　　００＝転送確認０１＝書き込み転送１０＝読み出し転送１１＝予約１．０　　　００＝チヤネル０又は４選択０１−チャネル１又は５選択１０−チャネル２又は６選択１１＝チヤネル３又は７選択モードレジスタ（拡張モード）ビット　　　　機　　能７　　　　予約＝０６　　　０；８ビツト転送１；１６ビツト転送５　　　　予約＝０４　　　　０；メモリアドレスインクリメント１＝メモリアドレスデクリメント３　　　０＝メモリ読み出し転送１＝メモリ書き込み転送２　　　０＝転送確認１＝データ転送１　　　０＝不能化自動起動１＝可能化自動起動０　　　　　０＝００００Ｈに強制されるＩ１０アドレス１＝Ｉ１０アドレスレジスタから取られたＩ１０アドレス共通レジスタいくつかのレジスタがチャネル内で共有されるか、他の機能に関して用いられる。これらのレジスタとしては、状態レジスタ、アーバス（Ａｒｂｕｓ）レジスタ、マスクレジスタ、バイトポインタ、現状保持レジスタ、リフレッシュレジスタがある。

状態レジスタ：２つの８ビツト状態レジスタが設けられる。１つはチャネル０− ３用であり、他方はチャネル４−７用である。これらのチャネル内の情報は、チャネルが端末カウンタに到達したこと、及びチャネルが、状態レジスタが読み出された最後の回までに（ビットはレジスタが読み出された各回毎にクリアされる。）、バスを要求をしたことを示す。このレジスタは、８２３７モード又は拡張モードで用いて読み出し可能である。

拡張モードでは、選択されたチャネルに関する情報を含む全てのバイトが戻される。情報がバイトポインタと共に取り込まれる。拡張機能レジスタ（アドレス００１８Ｈ）内のチャネル数は無視される。戻される数値はバイトポインタにより選択されるグループに対応している。バイトポインタがクリアされると、それはチャネル０９３に関する状態レジスタを選択する。拡張モードでの状態レジスタの読み込みがバイトポインタをトグルする。

状態レジスタビット割当てビット　　　機　　能７　　　　　チャネル３又は７要求６　　　　　チャネル２又は６要求５　　　　　チャネルｌ又は５要求４　　　　　チャネル０又は４要求３　　　　　チャネル３又は７に関する端末カウント２　　　　　チャネル２又は６に関する端末カウント１　　　　　チャネル１又は５に関する端末カウント０　　　　　チャネル０又は４に関する端末カウントアーパスレジスタ：　ＤＭＡ制御器は、８つの可能チャネルで、０から１４までの調停レベルで作動可能である。チャネル１−３及び５−７が対応する調停レベルに割当てられる。２つの４ビツトレジスタが設けられるが、一方のレジスタはチャネル０用であり、他方のレジスタはチャネル４用である。これらのレジスタは、システムマイクロプロセッサに調停レベルを割り当て、チャネル０及び４に任意の調停レベルで装置にサービスさせることにより、仮想ＤＭＡ動作を提供する。チャネルＯ又はチャネル４が予め割当てられたレベル（１−３又は５−７）の一つに割当てられた場合に、マスクビットが、用いられるチャネル（一つもない場合もある）を選択するために用いられる。

アーバスレジスタピット割当てマスクレジスタ：装置が、マスクビットセットを備えたチャネルに関して調停に勝利することによりＤＭＡサービスを要求した場合には、ＤＭＡはＤＭＡ転送周期を実行しない。この方法は、マイクロチャネルに対するアクセスを獲得するため、又は同じ調停レベルに割当てられたいくつかのＤＭＡチャネル内で選択を行うために、バスマスターにより用いることが可能である。調停装置が転送自体を実行しない場合には、タイムアウトが生じて、マスク不能割り込みが発生する。

８２３７モードでは、３つの４ビットマスクレジスタ用いられるが、一方はチャネル７−４用であり、他方はチャネル３−０用である。拡張モードでは、所望のチャネルを選択して、適当な指令を用いることにより、個々のビットが設定されクリアされる。

個々のマスクビットは、８２３７モード又は拡張モードのいずれかに設定又はクリアされることが可能である。全てのマスクビットが、システムリセットによって又はＤＭＡ制御器マスタークリアによって設定される。４つのレジスタグループ内の全てのマスクビットが、８２３７モードでのマスクレジスタクリア指令によってクリアされる。

マスクレジスタビット割当て単一マスクレジスタ　　　　　　　　　　全マスクレジスタ（ＯＯＯＡ、、０ＯＤ４）　　　　　　　　　　（ＯＯＯＦ、０ＯＤＥ）ビット　機　能　　　　　　　　　　　ビット　機　能７−３　予約＝０　　　　　　　　　　　７−４　　　予約−〇２　　０−マスクレジスタクリア　　　３　　　チャネル３又は７１；マスクレジスタセット　　　　　　　　０＝マスクレジスタクリア１＝マスクレジスタセツト１．０００＝チヤネル０又は４選択　　２　　　チャネル２又は６０１＝チヤネル１又は５選択　　　　　　　０＝マスクレジスタクリア１０−チャネル２又は６選択　　　　　　　１＝マスクレジスタセツト１１＝チヤネル３又は７選択　　１　　　チャネル１又は５クリア０＝マスクレジスタクリア１＝マスクレジスタセツトチャネル０又は４０＝マスクレジスタクリア１＝マスクレジスタセツト調停レジスタ：このレジスタは、調停機能に関するいくつかの選択をプログラムするため、及び、調停周期のキーバラメータの状態を監視するために用いられる。このレジスタはＩ１０アドレスマツプ上の００９０Ｈに割当てられる。このビット表現はレジスタを読み出す場合と書き込む場合では異なる。

調停レジスタビット割当て７　　　　Ｒ１＝調停同期の間ＣＰＵを可能化０＝調停同期の間ＣＰＵを不能化Ｗ　　　　　１＝調停同期の間ＣＰＵを可能化０−調停同期の間ＣＰＵを不能化６　　　　Ｒ１＝ＮＭＩが生じて調停をマスクする０−通常動作Ｗ　　　　　１＝ＣＰＵがチャネルを制御している時に調停を強制０＝通常動作５　　　Ｒ１＝ババスイムアウト発生０＝通常動作Ｗ　　　　　１＝調停時間が６００　ｎ５Ｏ＝調停時間が３００　ｎｓ４　　　Ｒ／Ｗ　　　　１＝割り込み要求に関する優先使用可能化０＝割り込み要求に関する優先使用不能化３−ＯＲ前の保証状態の間の調停バスの数値Ｗ　　　　予約−〇リフレッシュレジスタ：１つの１０ビツトリフレツシユレジスタが設けられる。

このレジスタは、リフレッシニ動作に関するメモリアドレスを提供する。このシステムのマイクロプロセッサはリフレッシュレジスタにアクセスすることはない。

プログラミングこの章では、転送を実行するだめのＤＭＡ制御がどのようにして構成されているかを説明する。

８２３７モードＤＭＡ制御器は２つのインテル８２３７　ＤＭＡに代表されるような論理回路を含んでいる。このモードがプログラミング用に用いられる場合には、レジスタが、個々のアドレスを選択し、読み出し又は書き込みすることによってアクセスされる。ＤＭＡ制御器は、Ｉ１０バスに関して復号する全ての１６ビツトアドレスを提供する。

機能及びそのアドレスは次の通りである。

ＤＭＡ制御器ポインタＲ現在の読み出しチャネルＯＹｅｓｏｏｏｓ　　ｗ　　予約Ｒチャネル０−３状態レジスタ読み出し０００９　Ｒ／Ｗ予約０００Ａ　　　Ｗ　　　チャネル０−３単一マスクレジスタ書き込みＲ予約ｏｏｏｃ　　　ｗ　　　バイトポインタクリアＲ予約０００Ｄ　　　Ｗ　　　マスタークリアＲ予約０００Ｅ　　　Ｗ　　　チャネル０−３マスクレジスタクリア００１８　　　　　拡張モード動作参照０１Ａ　　　　　　　拡張モード動作参照００８０　　Ｗ／Ｒ実行されず００８４−　　　　実行されず００８８　　Ｗ／Ｒ実行されず００８Ｃ−実行されず０８Ｅ００９０　　Ｗ／Ｒ調停レジスタ書き込み／読み出し００ＣＩ　　Ｗ／Ｒ予約００Ｃ３Ｗ／Ｒ予約００Ｃ５Ｗ／Ｒ予約００Ｃ７Ｗ／Ｒ予約００Ｃ９Ｗ／Ｒ予約００ＣＢ　　Ｗ／Ｒ予約ｏｏｃｃ　　　ｗ　　　ベース及び現在のメモリアドレス書き込みチャネル７００ＣＤ　　Ｗ／Ｒ予約００ＣＦ　　Ｗ／Ｒ予約００ＤＯＷ　　　予約００ＤＩ　　Ｗ／Ｒ予約００Ｄ２　　Ｗ／Ｒ予約００Ｄ３　　Ｗ／Ｒ予約御器はバイトポインタを用いる。バイトポインタを用いるシステム００Ｄ４　　　Ｗ　　　チャネル４−７単一マスクレジスタ書き込みＲ予約００Ｄ５　　Ｗ／Ｒ予約００Ｄ６　　　Ｗ　　　チャネル４−７モードレジスタ書き込みＲ予約００Ｄ？　　Ｗ／Ｒ予約００Ｄ８　　　Ｗ　　　バイトポインタクリアＲ予約００Ｄ９　　Ｗ／Ｒ予約００ＤＡ　　　Ｗ　　　マスタクリアＲ予約００ＤＢ　　Ｗ／Ｒ予約００ＤＣＷ　　　チャネル４−７マスクレジスタクリア００ＤＤ　　Ｗ／Ｒ予約００ＤＥ　　　Ｗ　　　チャネル４−７全マスクレジスタビツトクリアＲ予約００ＤＦ　　Ｗ／Ｒ予約バイトポインタ：メモリアドレッシング範囲は２４ビツトのアドレスデータを要求する。転送カウンタ及びＩ１０アドレスは１６ビツトを用いる。８ビツトバス上でデータを動かすために、ＤＭＡ制により実行される。

の部分にアクセスする毎に、次の状態へのトグルが生じる。８２３７モードでの０ＯＯＣＨ又は０ＯＤ８Ｈに対する書き込み、又は拡張モードでのマスターリセット指令が、バイトポインタをリセットする。さらに、拡張モード機能レジスタ（００１８Ｈ）に対する書き込みによりバイトポインタがリセットされる。リセット時には、バイトポインタが、アクセスされたワードの中らか最も重要でないバイトを選択する。次のアクセスが次に重要なバイトに対して行われる。最も重要なバイトがアクセスされると、バイトポインタが再び最も重要でないバイトにトグルされる。バイトポインタは状態レジスタと共に用いられて、チャネル０− ３及びチャネル４−７に関する状態ピットの間で選択を行う。

現状保持レジスタ＝１つの１６ビツト現状保持レジスタが設けられる。ＤＭＡ転送の間、読み出されるデータはこのレジスタに保持されて、それらの宛先に書き込まれることを待機する。このシステムのマイクロプロセッサは、このレジスタにアクセスすることはない。

機能レジスタ：１つの８ビット機能レジスタが設けられる。これは、拡張モードＩ１０指令をを受信して、実行されるべき動作を識別するレジスタである。システムのマイクロプロセッサは、実行されるべき機能及び用いられるチャネルに関する機能レジスタ（アドレス００１８）に対する第１の書き込みより機能を実行する。選択された機能はポートアドレス００１Ａを書き込み又は読み出すことＩ１０アドレス　　　　指　令００１８　　　　　　機能レジスタ００１Ａ　　　　　　機能レジスタ実行機能レジスタピットは次のように割当てられる。

３　　　　予約−〇２−０　　　チャネル拡張指令レジスタ指令レジスタ　　　　　　　　　　　　　　　ピットバイトポインタＯＷ／ＲＩ１０アドレスレジスタ　　　　　１５−００　　　ＹｅｓＩ　Ｗ／Ｒ予約２Ｒベースメモリアドレス読み出し　　２３−００　　　Ｙｅｓ３Ｗ　　　　予約３Ｒ現在のアドレスメモリ読み出し　　２３−００　　　Ｙｅｓ４Ｒベース転送カウント読み出し　　　１５−００　　　Ｙｅｓ５Ｗ　　　　予約５Ｒ現在の転送カウント読み出し　　　１５−００　　　Ｙｅｓ６Ｗ　　　　予約６Ｒ状態レジスタ読み出し　　　　　　７〜００　　　Ｙｅｓ読み出しＢ　　Ｗ／Ｒ予約ＣＷ／Ｒ予約Ｄ　　　　　マスタクリア（機能レジスタからの方向付け）Ｅ　　Ｗ／Ｒ予約Ｆ　　Ｗ／Ｒ予約拡張モード拡張モードでは、２つのアドレスが全てのレジスタ及びビットにアクセスするために用いられる。拡張機能レジスタとして知られる、第１のアドレス（００１８）が、所望のチャネルレジスタに対するポインタそして機能し、実行される機能を識別する。第２のアドレス（００１Ａ）が、所望により、データを通過させるために用いられる。機能コード上の詳細については、上述の機能レジスタ表現を参照のこと。

自動開始ＤＭＡ制御器の自動開始機能により、プログラマ−はＤＭＡ転送に関するセットアツプに関して労力を減じることができる。これは、ＤＭＡ転送の完了後に、対応するペースレジスタの数値で、現在のメモリアドレスレジスタ及び転送カウントレジスタを自動的に起動する。これを行うことにより、自動起動ビットがモードレジスタに設定される。

調停マイクロチャネルにアクセスするための内容の調停は、アクセスを要求する全ての主又は従属装置に並行的に要求を提示させ、転送を実行するためのより高次の優先権を備えた装置を選択する。シーケンスは次の通りである。

１、装置がＰＲＥＥＭＰＴＩＮ行を低にし°Ｃアクセスを要求する。

２、ＤＭＡ制御器が、ＧＲＡＮＴを高にして調停周期を開始する。

３、ＤＭＡ制御器が、ＨＯＬＤＲ行を高にしてＣＰＵから専用バスに対するアクセスを要求する。

４ａ、ＣＰＵが現在の周期を完了してバスを開放し、ＨＯＬＤＡ行を底にしてＤＭＡ制御器に信号を送る。

４ｂ、同時に、サービスを要求する全ての装置がそれらの優先権コードを備えた調停バスを駆動する。これらは、バス上のコードが最も高い優先権（最も低い番号）備えた装置のコードと適合するまで調整を行う。

５、調停バスに関する時間を安定化させた後に、ＤＭＡ制御器は／Ｇ　ＲＡ　Ｎ　Ｔ　４Ｒ号を低にして、す・−ビスされる装置のコードでロックする。これは、ＤＭＡ転送を開始可能な勝利装置に信号を送る。

フロッピーディスク調停このシステムボードのフロッピーディスク制御器は、ＦＤＲＥＱを宣言することにより、ＤＭＡ転送を実行する準備が完了したことを、ＤＭＡ制御器チップに知らせる。ＤＭＡ制御器は、マイクロチャネルバスに対するアクセスを要求するために、／ＦＤＰＲＭＴを設定する。調停周期の間、ＤＭＡ制御器は、チャネル２に関するマスクビットが設定されていない場合に（すなわち、ＤＭＡがチャネルに関して可能化されている。）　、ＦＤＡＲＢＯ及びＦＤＡＲＢ２３を駆動することにより、バスを完成する。調停は、チャネル２が調停周期を勝利するまで継続する。ＤＭＡ制御器が／ＦＤＡＣＫを宣言して、フロッピー制御器に関する非バースト転送を実行するために処理を進める。

ＤＲＡＭリフレッシュ論理ＤＲＡＭリフレッシコはＤＭＡ制御器により制御される。これは、ＤＭＡサービスに関して周辺機器から要求された化のように実行される。シーケンスは次の通りである。

１、リフレッシュタイマが１８マイクロ秒毎にリフレッシュ要求を発生する。

２、ＤＭＡ制御器がＰＲＥＥＭＰＴを発生して、転送の終了を待機する。

３、ＤＭＡ制御器が調停周期を発生する。リフレッシュが自動的に勝利者アクセスを要求する。保証モードには入らない。

４、リフレッシニアドレスがアドレスバスに転送されて、／ＲＥＦＲＥＳＨ，ＭＥＭ、５ＴＡＴＵＳ及びＲＥＡＤ信号が発行される。

５、ＤＭＡ制御器がリフレッシュ周期を完了して、優先使用が活動である場合に、ＣＰＵ又はチャネル上の装置のいずれかにシステムの制御を戻す。

数値双対プロセッサインタフェース８０３８７及び８０２８７数値双対プロセツサは、システム内で動作するいくつかの支援論理を要求する。ＤＭＡ制御器はこの回路を内蔵する。

アドレス復号及びパスタイミング二数値双対プロセッサはＩ１０アドレスの０ＯＦＸＨに割当てられる。チップ選択（／ＮＣＰＣ３）及び使用中（／ＣＰＵＢＵＳＹ）信号が、バス制御器とハンドシェークするために発生される。

エラー処理：ＤＭＡ制御器は、双対プロセッサエラー割り込み（／ＲＱＬ３）を発生するために、数値双対プロセッサエラー信号し／ＮＰＥＲＲＯＲ）信号を用いる。

リセット：　ＤＭＡ制御器は、数値双対プロセッサリセット信号（ＮＰＲＥＳＥＴ）を発生するために、システムリセット信号（／ＲＥＳＥＴ）又は、００ＦＯに対するＩ１０書き込み（ソフトウェアリセット）を用いる。

ピン記号　　　ピン番号　　ピン型　　　　　　説　　　　明ＣＰＵ及びバス制御器インタフェースＡ２０−Ａ２３　　　７３−７６　　　　０　　　　　アドレス行１及び１６〜２３゜これらは、メモリ及びＩｌｏにアドレスするために用いられる活動局の三状態出力である。これらのアドレスはＤＭＡ制御器に対する入力としては用いられないことに留意。

Ａ１６−Ａ１９　　　６Ｂ−７１，０Ａ１２−Ａ１５　　　６３−６６　　　１０ＡＳ−Ａ１０　　　５５−５７　　　１０Ａ５−Ａ７　　　　５０−５３　　　１０Ａ２−Ａ　４　　　　４７−４８　　　　Ｉ　ＯＡｌ　　　　　　　　４４　　　　　ＩＯ／ＢＥＯ４５０バイトイネーブル０゜ＤＭＡ制御によりＩｌｏ及びメモリにアドレスするための三状態活動低信号である。

／ＢＥＩ　　　　　　４６　　　　０　　　　　バイトイネーブル１゜Ｔ１０及びメモリにアドレスするためにＤＭＡ制御器に対して用いられる三状態活動低信号である。

／ＢＥＯ及び／ＢＥＩは以下のようにバス上のデータのバイトの記憶位置を識別する：不使用／ＢＵＳＹ　　　　３２　　　　　０　　　　　ＤＭＡ使用中。ＤＭＡ転送が進行中であることをバス制御器に示す活動低出力である。

／ＣＢＯＥ　　　１１４　　　　　　Ｉ　　　　　チャネルバイトイネーブル。

上述のＢＥＯＮと同様のチャネルからの活動低入力である。

この信号はプログラムモードでＤＭＡ制御器にアドレスするために用いられる。

この信号はプログラムモード内のＤＭＡ制御器にアドレスするために用いられる。

１０　（低）動作を区別するために用いられる活動高入力である。

れる活動低入力である。

／Ｃ３Ｏ，／Ｃ３Ｉ及びＣＭＥＭは次のように解釈される：０　　　　　１　　　　　０　　　１／○読み出し１　　　　０　　　　１　　　メモリ書き込み１　　　　１　　　　０　　　メモリ読み出し１　　　　０　　　　０　　　割込み認知わち／５１０ＵＴ及びＰＭＥＭの組み合わせの解釈は／Ｃ３Ｏ，／Ｃ５１及びＣＭＥＭに関するテーブルに一致する。

／５ＩＯＵＴ　　　７９　　　　　０　　　　　ＤＭＡ周期状態ビット１゜力である。この信号は、バス制御器により、データバス信号を適当に向けるためにバス駆動器を制御するべく用いられる。

化する活動低信号である。通常はシステムプロセッサＨＬＤＡに固定されている。

ＨＯＬＤＡ　　　　３１　　　　　　Ｉ　　　　　保持認知。プロセッサがデータを断念したことを示すためにＣＰＶにより駆動される活動高入力である。

ＨＯＬＤＲ３００保持要ＬＣＰＵが保持条件に入ることを要求するために用いられる活動高出力である。

Ｄｏ　　　　　　１２８　　　　　ＩＯデータバス。双方向三状態である。

ＤＩ−Ｄ　３　　　１２９−１３１　　１０Ｄ４−Ｄ７　　　　１３３−１３６　　　Ｉ　ＯＤ８　　　　　　　１４０　　　　　１０Ｄ９−ＤＩ２　　　　１４４−１４７　　１０Ｄ１３−ＤＩ５　　　１４９−１５１　　　Ｉ　Ｏ／ＮＭＩ　　　　　３４　　　　　　　　　　　マスク不能割込み。開コレクタ構成で用いられる双方向三状態信号である。この信号はバス上のエラーを示すために、調停バスタイムアウトの終わりにＤＭＡ制御器により発生される。入力として、この信号は、中央調停制御器に調停モードを指示させる。

チを制御するためにシーケンスを復号するアドレス内で用いられる。これは、ＤＭＡ転送の間に、ＤＭＡ制御器により提供される。

ＰＭＥＭ　　　　１１１　　　　１０　　　　　プロセッサメモリ／−Ｉｌｏ。

この三状態信号は、現在のプロセッサ周期がメモリ（高）又はｌ１０（低）動作であるかを示している。

それは、ＤＭＡ転送の間にＤＭＡ制御器により提供される。

ＡＲＢＯ−３９４−９１Ｉ　　　　　調停バス。これらの入力行は、調停バス参加者の優先レベルで高で駆動される。

ＦＤＡＲＢＯ２１０フロッピーディスク調停とット０゜このチップは、フロッピーディスクが要求保留である場合に、この行を駆動する。さらにそれはフロッピーを調停する。この行は調停バス行を駆動するために外部にバッファされる必要がある。

ＦＬＡＲＢ２３　１２４　　　　　０　　　　　フロッピーディスク調停ビット２２及び３゜このチップは、フロッピーディスクが要求保留である場合に、この行を駆動する。さらにそれは、フロッピーを調停する。この行は調停バス行を駆動するために２つの別個のドライバを介して外部にバッファされる必要がある。

ＦＤＲＥＱ　　　　９９　　　　　１　　　　　フロッピーディスク要乳システムボードのフロッピーディスク制御器からのＤＭＡサービスに関する要求である。

／ＦＤＡＣＫ　　１００　　　　　０　　　　　フロッピーディスク認知。システムボードのフロッピーディスク制御器に対するＤＭＡサービス要求の保証を示す。

／ＢＵＲ５Ｔ　　　８９　　　　　１　　　　　バースト。この活動低入力は、調停の勝利者がバーストモードで動作することを要求していることを示す。

／ＢＵＳＴＯ６０バスタイムアウト。調停がタイムアウトになったことを示す活動低出力である。

／ＧＲＡＮＴ　　　８８　　　　　０　　　　　保証。調停周期の終了を示すと共に、勝者のＤＭＡ周期を開始するべく、勝者ＤＭＡ装置を正当化するための活動低出力である。

／ＰＲＥＥＭＰＴＩＮ　　１２６　１　　　　　優先使用。この活動低入力は、ＤＭＡ制御器内で発生したバス調停要求を示している。この信号のソースはりフレッンユ要求である。

／ＰＲＥＥＭＰＴ　　８７　　　　０　　　　　優先使用。この活動低出力は、ＤＭＡ制御器内で発生したバス調停要求を示している。この信号のソースはりフレッシニ要求である。

／ＦＤＰＲＥ　　　２２　　　　　０　　　　　フロッピーディスク優先使用要乳システムボードのフロッピーディスク制御器がＤＭＡ要求保留であり、バスが使用中である場合に発生される。外部にバッファされて、マイクロチャネル優先使用性に固定される必要がある。

／ＴＣ８５０端末カウント。転送カウントがゼロに到達したことを示す活動低出力である。

ＲＤＹ３８７　　　１２１　　　　　０　　　　　必要な場合には、待機状態を挿入するための手段を供給するために組み込まれた８０３８７からの準備完了信号である。

／ＢＵＳＹ３８６　１５９　　　　　０　　　　　必要な場合ニハ、８０３８６プロセツサニ使用中指示を与える。

数値双対プロセッサインタフェース／ＣＰＵＢＵＳＹ　１５７　　　　０　　　　　ＣＰＵ使用中。数値双対プロセッサが使用中であることを示すＤＭＡ制御器からの活動低出力である。

／ＩＲＱ１３　　１５３　　　　　０　　　　　割込み要求１３゜数値双対プロセッサ内のエラーを示す移動低出力である。

／ＮＣＰＢＵＳＹ　　１５５　　　０　　　　　数値双対プロセッサ使用中。数値双対プロセッサが現在使用中であることを示す数値双対プロセッサからの活動低入力信号である。

／ＮＣＰＣ３９６０数値双対プロセッサチップ選択。数値双対プロセッサがそれに対してアドレスした指令に応答していることを示す活動低出力である。

この信号は、バス信号を適切に方向付けて、バスの回線争奪を回避するべくバスドライバを制御するためにバス制御器により用いられる。

／ＮＣＰＥＲＲ１５６１数値双対プロセッサエラー。数値双対プロセッサ内のエラー状態をシダナリングする活動低入力である。

ＮＣＰＲ５Ｔ　　１５４　　　　　０　　　　　数値双対プロセッサリセット。

８０２８７数値双対プロセツサをリセットするだめの活動低出力である。＜８０３８７に関しては異なるリセットタイミングが要求されることに注意すること。

）Ｒ３Ｔ３８７　　　　１　　　　　０　　　　　数値双対プロセッサリセット。

８０３８７数値双対プロセツサをリセットするだめの活動低出力である。＜８０２８７に関しては異なるリセットタイミングが要求されることに注意すること。

）ＳＴＥＮ３８７　　１１９　　　　　０　　　　８０３８７に関する状態イネーブル。数値双対プロセッサ上の状態出力ビンを可能化する。

その他ＲＥＦＲＥＳＨ１３８０リフレッシュ。リフレッシュ動作が進行中であることを示す活動低出力である。

ＣＬＫ１１９Ｍ　　　８３　　　　　１　　　　１．１９１）Ｉｚりｏ７り。リフレッシュタイミングに用いられる。

ＣＬＫＰＲＯ１０２Ｉ　　　　　ＣＰＵクロックＣＬＫＳＹＳ　　１０７　　　　　１　　　　　システムクロツタ／ＦＡＳＴＲＥＦ　　８２　　　　１　　　　　高速リフレッシュ。高速リフレッシュｌ／−トを選択するために用いられる活動低入力である。

ｌＮＴＲ３５割込み要求。割込みの存在を示すために用いられる活動高入力信号である。この信号は、すべての割込み要求の論理和である。

ＭＡＳＫ２　　　８４　　　　　０　　　　　マスクレジスタビット２゜この活動高出力は、チャネル２に関するマスクビットが設定されていることを示す。この信号は、マスクビットが設定される場合に、このチャネルに関する調停を不能化するための外部論理によって用いられる。

／ＲＥＳＥＴ　　　２９　　　　　　Ｉ　　　　　システムリセット。活動艦／ＲＥＱＲ９Ｔ　　１２５　　　　　１　　　　　リセット要求。これは、システムボードプロセッサのリセットを要求するだめのシステムボードからの合成信号である。

／Ｒ５ＴＰＲＯ１０４０プロセッサリセット。この信号は、ＤＭＡ周期が進行中でないことと、／Ｒ３ＴＰＲＯが存在することによって発生される。これにより、部分ＤＭＡ周期（従って、回復不能のデータエラー状態）が、プロセッサリセット要求の間に生じないことを保証する。

ＰＲＯＲ３Ｔ　　　５８　　　　　　Ｉ　　　　　プロセッサリセット。ＤＭＡ周期の禁止開始は、進行中のプロセッサリセットシーケンスである。

診断／試験／ＧＢＵＲ３Ｔ　　９０　　　　　０　　　　　チップ内のバーストタイミングを示す試験ポイントである。

／ＭＢＵＲ３Ｔ　　１０５　　　　０　　　　　ＤＭＡ周期を完遂するために必要な読み出し及び書き込み周期対の間の暗黙のバーストタイミングを示す試験ポイントである。

ＤＯＲＥＦ　　　　３　　　　　０　　　　　調停試験目的でリフレッシュが進行中であることを示す試験ピンである。

／ＲＥＦＲＥＱ　　４　　　　　１　　　　　外部ソースからのリフレッシュを要求するための試験ポイントである。

ＤＩＳｌｏｏＡＲＢ　　１２３　　　Ｉ　　　　　高に引き上げられた場合は、１００ナノ秒調停周期オプションを不能化する。

ＥＮＲＥＦＲ５Ｅ　　　１４３　　　Ｉ　　　　　内部リフレッシュ調停回路を可能化する。システムの診断機能を提供する。

ＥＮＧＢＵＲ５Ｔ　　　１４２　　　　Ｉ　　　　　マイクロチャネルの内シく −ストモード動作を可能化する。システムの診断特徴を提供する。

ＥＮＣＡＰ　　　　４２　　　　　１　　　　　中央調停ポイント可能イ―チップ内の中央調停機能を可能化する試験及び診断入力である。

ＥＮＥＯＴ　　　　３８　　　　　１　　　　　転送の終了可能イし高状態にある場合には、ＥＯＴ出力を可能化する。このビンは試験及び診断目的のためであり、システム内の高に固定される。

ＥＯＴ　　　　　　５　　　　　０　　　　　調停を進行させる転送条件の指示及び終了である。

ＤＩ５７８ＢＴＯ１０９１７，８マイクロ秒のバスタイムアウトを不能イし試験及び診断目的で、特定バスのタイムアウトを不能化する。システムの低に固定される必要がある。

／ＤＬＹＧＮＴ　　５９　　　　　　Ｉ　　　　　遅れ保証。低である場合に、バスアクセスに関する保証が、調停シーケンスの間、遅らされる。システム内で高に固定される。

／ＴＥＳＴ　　　　２４　　　　　　Ｉ　　　　　チップ試験信号。システム内では使用されない。未接続にしておく必要がある。

ＴＯ，Ｔ１．Ｔ２．Ｔ３．　２７−２５．３９．４１　　１　　　試験入力。システム内では使用されない。未Ｔ５．Ｔ５　　　　　　　　　　　　　　接続にしておく必要がある。

ＤＩＡＧＯ−７１９−１６，１４−１１０診断出力。未接続にしておく必要がある。

ＤＩＡＧＩＮＯ−３９−７１試験入力診断。未接続にしておく必要がある。

ＰＡＲＯＵＴ　　　２８　　　　　０　　　　　パラメータ試験出力。製造時のみに用いられる。未接続にしておく必要がある。

雑Ｖ　ＤＤ　　２３，４０．４９．６２．７２．　１　　電源８０、９５．１２０ＶＳＳ　　２．１０．１５．２０，３３，４３．　Ｉ　　接地５４、６０．６７、７７、８６゜９８、１０１．１０３．１０６゜１０８、１１５口Ｇ、　４Ｂ口Ｇ、　５日Ｇ、７Ａ１　周期１１　周期２　し期３１　周期４１　周期５１周期６１　周期７１０Ｇ、８Ａメモリアドレス６から１６ビツト偶数デクリメンＦを転送メモリアドレス７からの１６ビツト奇数デクリメントを転送ノそリアドレス７からの１６ビツト奇数デクリメント転送ノそリアトレス７からの１６ヒ゛７ト奇数デクリメント伊云送ノモリアドレス７からの１６ビツト奇数デクリメノト転送国際調査報告

Claims

【特許請求の範囲】

１．データ記憶手段とそれに接続された入出力装置を備えたコンピュータシステムで用いられる直接メモリアクセスシステムであって：前記データ記憶手段内の記憶位置へ／から転送し、さらに、データバス周期を備えたデータバスを介して前記入出力装置へ／から前記データ記憶手段内の記憶位置からデータを転送するための転送手段と；さらに、前記転送の間データを処理をするべく前記転送手段に接続されたマニプレータ手段と；から成ることを特徴とする直接メモリアクセスシステム。
２．前記マニプレータ手段がデータ転送に必要なデータバス周期の数を制御することを特徴とする、請求項１に記載の直接メモリアクセスシステム。
３．前記マニプレータ手段が、さらに、転送されるデータのシーケンスを制御するための分類装置を含むことを特徴とする、請求項１に記載の直接メモリアクセスシステム。
４．前記マニプレータ手段が、さらに、転送されるデータを受信しかつ転送するべく、前記転送手段及び前記分類装置手段に接続されたラッチ手段を含むことを特徴とする、請求項１に記載の直接メモリアクセスシステム。
５．前記マニプレータ手段が、さらに、転送されるデータ上で算術及び論理演算を実行をするべく、前記分類機手段及び前記転送手段に連結されたデータプリプロセッサ手段を含むことを特徴とする、請求項１に記載の直接メモリアクセスシステム。
６．前記分類機手段が前記転送の間転送されるデータ上での演算を実行することを特徴とする、請求項２に記載の直接メモリアクセスシステム。
７．前記演算には、転送されるデー多量の制御が含まれることを特徴とする、請求項６に記載の直接メモリアクセスシステム。
８．前記データがデータのワードを含み、各ワードは複数のバイトから成り、ワードアドレスを備えていることと；前記記憶位置が、データのバイトを記憶するために奇数及び偶数のバイトアドレスを備えていることと；前記マニプレータ手段が２Ｎ＋１のバス周期の奇数のワードアドレスを備えた記憶位置へ／からのデータ転送を制御し、ここで、Ｎは転送されるデータのワードの数であることと；から成ることを特徴とする、請求項２に記載の直接メモリアクセスシステム。
９．前記マニプレータ手段が、転送されるデータのワードアドレスを選択するための第１のセレクタ手段と、転送されるデータのバイトアドレスを選択するための第２のセレクタ手段とを含み、前記第１のセレクタが、転送されるデータのワードアドレスを増か及び減少させるために活動化されることを特徴とする、請求項８に記載の直接メモリアクセスシステム。
１０．前記データがワード内に組織化され、各ワードが複数のバイトを備え、さらにワードアドレスを備えていることと；データワードの各転送が、読み出し動作のための１つのバス周期と、書き込み動作のための１つのバス周期とから成ることを特徴とする、請求項２に記載の直接メモリアクセスシステム。
１１．前記記憶位置が奇数及び複数のバイトと、ワードアドレスを備えており、奇数ワードアドレスからの１又は２以上のデータワードの各転送につき１つの別のバス周期が必要とされることを特徴とする、請求項１０に記載の直接メモリアクセスシステム。
１２．前記マニプレータ手段が、読み出し及び書き込み動作の間で転送されるデータを処理することを特徴とする、請求項１０に記載の直接メモリアクセスシステム。
１３．転送されるデータワードに関する読み出し動作が、以前に読み出されたデータワードの関する書き込み動作と同時発生的に生じることを特徴とする、請求項１０に記載の直接メモリアクセスシステム。