JPS5892025A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
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- JPS5892025A JPS5892025A JP56190258A JP19025881A JPS5892025A JP S5892025 A JPS5892025 A JP S5892025A JP 56190258 A JP56190258 A JP 56190258A JP 19025881 A JP19025881 A JP 19025881A JP S5892025 A JPS5892025 A JP S5892025A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- address
- byte
- counter
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理方式に関し１％にシステム全体の
バスのスループットの向上、およびデータ・バスの拡張
が可能なりＭＡ処理方式に関するものである。
バスのスループットの向上、およびデータ・バスの拡張
が可能なりＭＡ処理方式に関するものである。
コンピュータ・システムにおいて、高速のデータ転送を
必要とする入出力装置の接続や、データの入出力に対し
てプログラムの介入度を減らしたい場合には、入出力装
置とメモリの間で直接データの転送を行うためのＤ Ｍ
Ａ（Ｄｉｒ＠ｃｔ Ｍ＊ｍｏｒｙＡｃｅ＠ｓａ）制御
が奥行される。
必要とする入出力装置の接続や、データの入出力に対し
てプログラムの介入度を減らしたい場合には、入出力装
置とメモリの間で直接データの転送を行うためのＤ Ｍ
Ａ（Ｄｉｒ＠ｃｔ Ｍ＊ｍｏｒｙＡｃｅ＠ｓａ）制御
が奥行される。
例えば、第１図に示すようなコンピュータ・システム５
では、プロセッサ部１、メモリ部２、アダプタ部３がア
ドレス・バス、データ・バス、コントロール・バスから
なるシステム・バス養で接続され【おり、データ入出力
装置６よりアダプタ部３に入出力されるデータのメモリ
部２とアダプタ部３間のデータ転送をＤＭＡ制御で行う
場合がある。このとき、システム・バス養の占有を軒耳
されたアダプタ部３がその内部にあるＤＭＡ制御回路を
起動し、システム・バス４に対してＤＭＡ□ 制御を行
うべきメモリ部２の番地を示すアドレスをアドレス・バ
スに送出する。なお、ＤＭ、Ａライト時には、データも
同時にデータ・バスに送出する。
では、プロセッサ部１、メモリ部２、アダプタ部３がア
ドレス・バス、データ・バス、コントロール・バスから
なるシステム・バス養で接続され【おり、データ入出力
装置６よりアダプタ部３に入出力されるデータのメモリ
部２とアダプタ部３間のデータ転送をＤＭＡ制御で行う
場合がある。このとき、システム・バス養の占有を軒耳
されたアダプタ部３がその内部にあるＤＭＡ制御回路を
起動し、システム・バス４に対してＤＭＡ□ 制御を行
うべきメモリ部２の番地を示すアドレスをアドレス・バ
スに送出する。なお、ＤＭ、Ａライト時には、データも
同時にデータ・バスに送出する。
従来、このときにアドレス・バスに送出される内容は、
アダプタ部３が内蔵するＤＭＡアドレス・カウンタの出
力の２道値の重みと１対１で対応しており１通常は１バ
イト（８ビツト）の出力であるため、データ・バスが８
ビツトのシステムにおいては何ら問題はない。
アダプタ部３が内蔵するＤＭＡアドレス・カウンタの出
力の２道値の重みと１対１で対応しており１通常は１バ
イト（８ビツト）の出力であるため、データ・バスが８
ビツトのシステムにおいては何ら問題はない。
ところで、従来のマイクロ・コンピュータは８ビツト系
が多いが、最近のものは１６ビツト系が増加してきてお
り、８ビツト系のものと１６ビツト系のものとを結合し
た場合、ＤＭＡ時には、１６ビツトのうちの他の８ビツ
トを遊ばせることになり、スループットは低下する。
が多いが、最近のものは１６ビツト系が増加してきてお
り、８ビツト系のものと１６ビツト系のものとを結合し
た場合、ＤＭＡ時には、１６ビツトのうちの他の８ビツ
トを遊ばせることになり、スループットは低下する。
したがって、データ・バスが１６ビツトのシステムの場
合１１Ｃ４ｂ％メモリのアドレシングは１バイト単位で
行われることが多い。
合１１Ｃ４ｂ％メモリのアドレシングは１バイト単位で
行われることが多い。
システムのアダプタ部３は、ＤＭＡ制御を行うべきメモ
リ部２０書地を示すアドレスをアドレス・バスに送出す
る際には、１回目のＤＭＡで第１ワードの下位１バイト
を転送し、２回目のＤＭＡで第１ワードの上位１バイト
を転送している。蒙２ワード以降も同じようにして、２
回ずつ送出している。つまり、１６ビツトのデータの転
送には、必ず２回のＤＭＡサイクルが必要であるため、
ＤＭＡ制御のバス・スループットが低下するという欠点
があった。
リ部２０書地を示すアドレスをアドレス・バスに送出す
る際には、１回目のＤＭＡで第１ワードの下位１バイト
を転送し、２回目のＤＭＡで第１ワードの上位１バイト
を転送している。蒙２ワード以降も同じようにして、２
回ずつ送出している。つまり、１６ビツトのデータの転
送には、必ず２回のＤＭＡサイクルが必要であるため、
ＤＭＡ制御のバス・スループットが低下するという欠点
があった。
本発明の目的は、このような従来の欠点を解消するため
、１６ビツトのデータ・バスを有効に利用してＤＭＡ転
送を行い、バスのスループットを向上することができる
データ処理方式を提供するととＫある。
、１６ビツトのデータ・バスを有効に利用してＤＭＡ転
送を行い、バスのスループットを向上することができる
データ処理方式を提供するととＫある。
上記目的を達成するために１本発明のデータ処理方式で
は、プロセッサ部、メモリ部および入出力アダプタ部が
システム・バスに接続され、かつプロセッサ部のサイク
ルをステイールしてメ毫り部と入出力アダプタ部間で１
バイト／ｌイクルのＤＭＡを実行するＤＭＡ制御回路を
有するシステムにおいて１．ＤＭＡ制御回路に備えたＤ
ＭＡアドレス・カウンタをプロセッサ部よりセットする
際に、対応する値をそれぞれ１ビツトずつ下げてセット
することにより２バイト／サイクルのＤＭＡを実行し、
かつ転送開始あるいは終了アドレスが奇畝あるいは偶数
のときに転送抑止信号を送出して１バイト／サイクルの
ＤＭＡを実行することを特徴とし”ている。
は、プロセッサ部、メモリ部および入出力アダプタ部が
システム・バスに接続され、かつプロセッサ部のサイク
ルをステイールしてメ毫り部と入出力アダプタ部間で１
バイト／ｌイクルのＤＭＡを実行するＤＭＡ制御回路を
有するシステムにおいて１．ＤＭＡ制御回路に備えたＤ
ＭＡアドレス・カウンタをプロセッサ部よりセットする
際に、対応する値をそれぞれ１ビツトずつ下げてセット
することにより２バイト／サイクルのＤＭＡを実行し、
かつ転送開始あるいは終了アドレスが奇畝あるいは偶数
のときに転送抑止信号を送出して１バイト／サイクルの
ＤＭＡを実行することを特徴とし”ている。
以下１本発明の実施例を、図面により説明する。
第２図は１本発明の実施例を示すアダプタ部の構成−で
ある。
ある。
第２８のアダプタ部は、データ入出力装置０より送出さ
れるデータ１８をセットするデータ・レジスタ７、その
データをデータ・バス８に送出するデータ・バッファ９
．プロセッサよりバス８を介シプログラマブルにセット
できるアドレス・カフｙｆｉ １ｏ、そのアドレスをア
ドレス・バス１１に送出するアドレス・バッファ１２．
ＤＭＡ転送バイト数の管埋を行うバイト・カウンタ１３
．転送データの１バイト／２バイトの切り換えを制御す
るデータ制御Ｘｌ崗路１４．およびこれら全体の制 □
御を行５ＤＭム餉１Ｉ１１回路１６を有している。
れるデータ１８をセットするデータ・レジスタ７、その
データをデータ・バス８に送出するデータ・バッファ９
．プロセッサよりバス８を介シプログラマブルにセット
できるアドレス・カフｙｆｉ １ｏ、そのアドレスをア
ドレス・バス１１に送出するアドレス・バッファ１２．
ＤＭＡ転送バイト数の管埋を行うバイト・カウンタ１３
．転送データの１バイト／２バイトの切り換えを制御す
るデータ制御Ｘｌ崗路１４．およびこれら全体の制 □
御を行５ＤＭム餉１Ｉ１１回路１６を有している。
ＤＭＡ転送の起動に先だって、プロセッサより転送開始
アドレス、転送バイト数を、データ・ノ（ス８を介して
アドレス・カウンタ１０．／（イト・カウンタ１３にセ
ットする。
アドレス、転送バイト数を、データ・ノ（ス８を介して
アドレス・カウンタ１０．／（イト・カウンタ１３にセ
ットする。
第３図は、謝２図のアドレス・カウンタのセット法の比
較説明図であって、第３図ｉ１＞が従来の竜ット方法、
＃！３図（ｂ）が本発明によるセット方法である。
較説明図であって、第３図ｉ１＞が従来の竜ット方法、
＃！３図（ｂ）が本発明によるセット方法である。
プロセッサよりアドレス・力・ウンタｌ□Ｃ転送開始ア
ドレスをセットする際、従来は、第３図（ａｌＫ示すよ
うに、カウンタ１０の対応桁に１対１にセットしている
のに対して、本発明では、第３図（ｂ）に示すよ５に、
カウンタ１０の対応桁より１ビツトずつ下げてアドレス
をセットする。なお、２６の桁をセットするために５本
発明では、フリップ・７０ツブ１６を設置する。また、
バイト・カウンタ１３にも、フリップ・フロップ１７が
設置されている。
ドレスをセットする際、従来は、第３図（ａｌＫ示すよ
うに、カウンタ１０の対応桁に１対１にセットしている
のに対して、本発明では、第３図（ｂ）に示すよ５に、
カウンタ１０の対応桁より１ビツトずつ下げてアドレス
をセットする。なお、２６の桁をセットするために５本
発明では、フリップ・７０ツブ１６を設置する。また、
バイト・カウンタ１３にも、フリップ・フロップ１７が
設置されている。
このようにして、アドレス・カウンタ１０の最下位ビッ
トには、アドレスの２１ビツトがセットされ、またアド
レス・パス１１の最下位ビットがＤｙム時には０“Ｋ固
定される。したがって、転送アドレスは常に偶数になる
とともに、従来、２Ｈのカウントで減算されたアドレス
値が、１回のカウントの減算だけで送出できることＫな
る。これｋよって、メモリｓ２のアドレシングは、２バ
イト単位で行われる。
トには、アドレスの２１ビツトがセットされ、またアド
レス・パス１１の最下位ビットがＤｙム時には０“Ｋ固
定される。したがって、転送アドレスは常に偶数になる
とともに、従来、２Ｈのカウントで減算されたアドレス
値が、１回のカウントの減算だけで送出できることＫな
る。これｋよって、メモリｓ２のアドレシングは、２バ
イト単位で行われる。
同じよ５ｋして、バイト・カウンタ１３も１ビツトずつ
下げてセットされるので、転送バイト数も２バイト単位
で管埋されるととＫなる。
下げてセットされるので、転送バイト数も２バイト単位
で管埋されるととＫなる。
ここで間層となることは、転送開始アドレスが奇数であ
る場合、および転送終了アドレスが偶数である場合の１
バイト転送時の処理である。
る場合、および転送終了アドレスが偶数である場合の１
バイト転送時の処理である。
第４１１は１本発明における転送開始および終了アドレ
スの４つの場合の比較説明図であり、第６図は、第４図
の各場合におけるデータ制御回路の要求条件を示す図で
ある。
スの４つの場合の比較説明図であり、第６図は、第４図
の各場合におけるデータ制御回路の要求条件を示す図で
ある。
第養図α）は偶数アドレスで開始、奇数アドレスで終了
する場合を示しており、転送バイト数が＠１０００”、
っまり８バ、イト、右シフト値が＠０１００”、つまり
養、ＤＭＡサイクルは養サイクルとなる。
する場合を示しており、転送バイト数が＠１０００”、
っまり８バ、イト、右シフト値が＠０１００”、つまり
養、ＤＭＡサイクルは養サイクルとなる。
次に、第４図（２）は奇数アドレスで開始、偶数アドレ
スで終了する場合を示しており、転送バイト数が＠０１
１０”、つまり６バイト、右シフト値が“０Ｏ１１”、
っまり３、ＤＭＡサイクルは養サイクルである。第４図
０）は偶数アドレスで終了する場合を示しており、転送
バイト数が’０１１１’、つまり７バイト、右シフト値
が”００１１″、っまり３．ＤＭＡサイクルは養サイク
ルである。菖養図（４）は奇数アドレスで開始する場合
を示しており、転送バイト数が＠０１１１″、つまり７
バイト、右シフト値が”００１１”、っまり３、ＤＭＡ
サイクルは養サイクルである。
スで終了する場合を示しており、転送バイト数が＠０１
１０”、つまり６バイト、右シフト値が“０Ｏ１１”、
っまり３、ＤＭＡサイクルは養サイクルである。第４図
０）は偶数アドレスで終了する場合を示しており、転送
バイト数が’０１１１’、つまり７バイト、右シフト値
が”００１１″、っまり３．ＤＭＡサイクルは養サイク
ルである。菖養図（４）は奇数アドレスで開始する場合
を示しており、転送バイト数が＠０１１１″、つまり７
バイト、右シフト値が”００１１”、っまり３、ＤＭＡ
サイクルは養サイクルである。
第５図から明らかなように、データ制御回路１４は、第
養図α）の場合には、アドレス・カウンタとバイト・カ
ウンタの７リツプ・フロップ１６ 、１７はリセットの
ままで、偶数アドレス・データ、奇数アドレス・データ
の転送抑止信号１９は送出されず、バイト・カウンタ１
３の値は第ｌＤＭＡサイクル時に２バイト分ダウンされ
る。
養図α）の場合には、アドレス・カウンタとバイト・カ
ウンタの７リツプ・フロップ１６ 、１７はリセットの
ままで、偶数アドレス・データ、奇数アドレス・データ
の転送抑止信号１９は送出されず、バイト・カウンタ１
３の値は第ｌＤＭＡサイクル時に２バイト分ダウンされ
る。
第４図し）の場合には、アドレス・カフ／りの最）位ビ
ット・フリップ・７０ツブ１６がセット。
ット・フリップ・７０ツブ１６がセット。
バイト・カウンタの最下位ビット・フリップ・７■ツグ
１７はリセットで、偶数アドレス・データと奇数アドレ
ス・データの転送抑止信号１９が両方とも送出され、か
つＤＭＡ４サイクルのうち第１サイクル時はバイト・カ
ウンタ１３がダウンされず、合計３ｆ！１だけダウンさ
れて６バイトが送出される。
１７はリセットで、偶数アドレス・データと奇数アドレ
ス・データの転送抑止信号１９が両方とも送出され、か
つＤＭＡ４サイクルのうち第１サイクル時はバイト・カ
ウンタ１３がダウンされず、合計３ｆ！１だけダウンさ
れて６バイトが送出される。
第養図Ｏ）の場合には、バイト・カウンタの最下位ビッ
ト・フリップ・７０ツブ１７のみがセットされ、奇数ア
ドレス・データの転送抑止信号ＩＱが送出され、かつＤ
ＭＡ４サイクルのうちバイト・カウンタは３回だけカウ
ント・ダウンされる。
ト・フリップ・７０ツブ１７のみがセットされ、奇数ア
ドレス・データの転送抑止信号ＩＱが送出され、かつＤ
ＭＡ４サイクルのうちバイト・カウンタは３回だけカウ
ント・ダウンされる。
第冬図（４）の場合には、アドレス・カウンタとバイト
争カクンタの両フリップ・フロップ１６ 、１７がセッ
トされ、偶数アドレス・データの転送抑止信号１１が送
出され、かつＤＭＡ番サイクルのうちバイト・カウンタ
は３Ｈｇ１だけカウント・ダウンされる。
争カクンタの両フリップ・フロップ１６ 、１７がセッ
トされ、偶数アドレス・データの転送抑止信号１１が送
出され、かつＤＭＡ番サイクルのうちバイト・カウンタ
は３Ｈｇ１だけカウント・ダウンされる。
転送抑止信号１９がメモリ部に送出されると。
データ・バス８上の転送形動は１バイト転送となる。こ
の転送抑止信号１９の作成は、アドレス・カウント数の
最下位ビット、バイト・カウント数の最下位ビットが、
それぞれフリ′ツブ・フロップ１６、ＩＴＫラッチされ
たとき、これらの値が用いられる。アドレス・カウント
数の最下位ビットが１１”であることは（第６図のケー
スｔ２（イ））、奇数アドレスより始まることを意味す
るので、最初のＤＭＡサイクル時にこれを偶数アドレス
のデータの抑止信号１９として送出する。また、転送開
始アドレスが奇数であり、バイト・カウント数の最下位
ビットが１０″のとき（第６図のケース（２））、ある
いは転送開始アドレスが偶数であり。
の転送抑止信号１９の作成は、アドレス・カウント数の
最下位ビット、バイト・カウント数の最下位ビットが、
それぞれフリ′ツブ・フロップ１６、ＩＴＫラッチされ
たとき、これらの値が用いられる。アドレス・カウント
数の最下位ビットが１１”であることは（第６図のケー
スｔ２（イ））、奇数アドレスより始まることを意味す
るので、最初のＤＭＡサイクル時にこれを偶数アドレス
のデータの抑止信号１９として送出する。また、転送開
始アドレスが奇数であり、バイト・カウント数の最下位
ビットが１０″のとき（第６図のケース（２））、ある
いは転送開始アドレスが偶数であり。
バイト・カウント数の最下位ビットが１１１のときは（
第６図のケースＯ））、最後のＤＭムサイクル時ＫＩＦ
＃アドレス・データ抑止信号１９が送出される。
第６図のケースＯ））、最後のＤＭムサイクル時ＫＩＦ
＃アドレス・データ抑止信号１９が送出される。
第６図は１本発明の実施例を示すデータ制御回路の論瑠
回路図である。
回路図である。
アドレス・カウンタ・セット信号３１によりアドレス・
カウンタｌＯをセットするとともに、アドレス・カウン
ト数の最下位ビット２０を７リツプ・７四ツブ１６に七
ッ卜する。また、フリップ・フロップ２２は、一方の入
力をアドレス・カラ／り・セット信号３１．＠方の入力
をシステムのマスク・リセット信号３２とするノア回路
２６の出力によりセットされる。このフリップ・フロッ
プ２２の出力Ｑを一方の入力、フリップ・フロップ１６
の出力Ｑを他方の入力とするアンド回路２４の出力が、
偶数アドレス・データ抑止信号３３となる。最初のＤＭ
Ａサイクルが終了すると、アドレス・カウンタ１０のア
ップ、およびバイト・カラ／り１３のダウンのためのＤ
ＭＡアドバンス信号４１がＤＭム制御回路１５から送出
される。この信号によって、アドレス・カウンタ１０は
エアツブされ、またクリップ・フロップ２２はリセット
される。このフリップ・フロップ２２は、次のアドレス
・カラ／り１０のセット信号３１、あるいけマスク゛・
リセット信号３２が発生するまで。
カウンタｌＯをセットするとともに、アドレス・カウン
ト数の最下位ビット２０を７リツプ・７四ツブ１６に七
ッ卜する。また、フリップ・フロップ２２は、一方の入
力をアドレス・カラ／り・セット信号３１．＠方の入力
をシステムのマスク・リセット信号３２とするノア回路
２６の出力によりセットされる。このフリップ・フロッ
プ２２の出力Ｑを一方の入力、フリップ・フロップ１６
の出力Ｑを他方の入力とするアンド回路２４の出力が、
偶数アドレス・データ抑止信号３３となる。最初のＤＭ
Ａサイクルが終了すると、アドレス・カウンタ１０のア
ップ、およびバイト・カラ／り１３のダウンのためのＤ
ＭＡアドバンス信号４１がＤＭム制御回路１５から送出
される。この信号によって、アドレス・カウンタ１０は
エアツブされ、またクリップ・フロップ２２はリセット
される。このフリップ・フロップ２２は、次のアドレス
・カラ／り１０のセット信号３１、あるいけマスク゛・
リセット信号３２が発生するまで。
セットされない。したがって、この７９ツブ・フロップ
２２のｑ出力がアンド条件に入っている偶数アドレス・
データ抑止信号３３は、第ｌＤＭＡサイクルのみ送出さ
れる。
２２のｑ出力がアンド条件に入っている偶数アドレス・
データ抑止信号３３は、第ｌＤＭＡサイクルのみ送出さ
れる。
次に、一方の入力を７リツプ・フロップ１６のＱ出力、
他方の入力を７リツプ・フロップ１７のＱ出力とする排
他論理和回路２６の出力を一方の入力として用い、他方
の入力を最終のＤＭＡサイクルであることを示すバイト
・カウンタ１３のｌロー信号３４とするアンド回路２７
の出力が、奇数アドレス・データ抑止信号３５となる。
他方の入力を７リツプ・フロップ１７のＱ出力とする排
他論理和回路２６の出力を一方の入力として用い、他方
の入力を最終のＤＭＡサイクルであることを示すバイト
・カウンタ１３のｌロー信号３４とするアンド回路２７
の出力が、奇数アドレス・データ抑止信号３５となる。
また、最初のＤＭＡサイクル、あるいは最後のＤＭＡサ
イクルに１バイト転送がある場合（第４図（２） −（
３） ｅ （４１）場合） Ｋ４！、ハイ） ・＊ ’
ｙ ｙ タ１３のカウント・ダウンを第ｌＤＭＡサイク
ルの終了時Ｋａリインヒビットする必要がある。このた
め、一方の入力を７リツプ・フロップ１６のＱ出力。
イクルに１バイト転送がある場合（第４図（２） −（
３） ｅ （４１）場合） Ｋ４！、ハイ） ・＊ ’
ｙ ｙ タ１３のカウント・ダウンを第ｌＤＭＡサイク
ルの終了時Ｋａリインヒビットする必要がある。このた
め、一方の入力を７リツプ・フロップ１６のＱ出力。
他方の入力を７リツプ・７０ツブ１７のＱ出力とするノ
ア回路２Ｑの、出力を、バイト・カウント・ダウン・イ
ンヒビット信号３６とする。フリップ・フロップ２３は
、一方の入力をバイト・カウンタ・セットｍ４３７．他
方の入力をシステムのマスタ・りセット信号３２とする
ノア回路４０の出力によってリセットされ、第１ＤＭム
サイクルの終了後。
ア回路２Ｑの、出力を、バイト・カウント・ダウン・イ
ンヒビット信号３６とする。フリップ・フロップ２３は
、一方の入力をバイト・カウンタ・セットｍ４３７．他
方の入力をシステムのマスタ・りセット信号３２とする
ノア回路４０の出力によってリセットされ、第１ＤＭム
サイクルの終了後。
バイト・カラ／り１３のダウンのためのＤＭＡアドバン
ス信号４１によってセットされる。このフリップ・フロ
ップ２３は、一旦セットされると。
ス信号４１によってセットされる。このフリップ・フロ
ップ２３は、一旦セットされると。
次のバイト・★ウンタ・セット信号３７、あるいはマス
タ・リセット信号３２が発生するまでは。
タ・リセット信号３２が発生するまでは。
リセットされない。
このフリップ・フロップ２３のＱ出力を一方の入力とし
、バイト・カウント・ダウン・インヒビット信号３６を
他方の入力とするオア回路２８の出力によって、第１Ｄ
Ｍムサイクル終了後のノ（イト・カウント・ダウン抑止
信号３８を作成する。
、バイト・カウント・ダウン・インヒビット信号３６を
他方の入力とするオア回路２８の出力によって、第１Ｄ
Ｍムサイクル終了後のノ（イト・カウント・ダウン抑止
信号３８を作成する。
このバイト・カウント・ダウン抑止信号３８を一方の入
力、ＤＭＡアドバンス信号４１を他方の入力とするアン
ド回路３０の出力が、）５イト・カウント・ダウン信号
３９となる。これにより、少なくともアドレス・カウン
ト最下位ビット、ある−１はバイト・カウントの最下位
ビットの一方カー＠１”の場合（第４図（２１、（３）
、榛）の場合）で、力１つ第ｌＤＭＡサイクル時のみ
、ノ（イト・カウント・ダウン信号３９が抑止される。
力、ＤＭＡアドバンス信号４１を他方の入力とするアン
ド回路３０の出力が、）５イト・カウント・ダウン信号
３９となる。これにより、少なくともアドレス・カウン
ト最下位ビット、ある−１はバイト・カウントの最下位
ビットの一方カー＠１”の場合（第４図（２１、（３）
、榛）の場合）で、力１つ第ｌＤＭＡサイクル時のみ
、ノ（イト・カウント・ダウン信号３９が抑止される。
なお、フリップ・フロップ２２，２３．ツアー路２５．
４０は、アドレス・カウンタ１０．／’イト・カウンタ
１３のプログラムによるセットに対して条件を付すなら
ば共用することもできる。
４０は、アドレス・カウンタ１０．／’イト・カウンタ
１３のプログラムによるセットに対して条件を付すなら
ば共用することもできる。
以上説明したように、本発明によれ番ｆ、アダプタ部の
ハードウェア量は少し増加するｔＪ″−２，最初と最後
のＤＭＡサイクルにおける特別な場合を瞼〜・て、すべ
てのサイクルで２）（イト処理を行うことが可能になる
ので、システム全体の）（スのスループットを向上させ
ることができる。また１本発明のデータ制御回路を８ビ
ツト・データ・Ｉ（ス系のアダプタ部に追加することに
より、簡単に１６ビツト・データ・バスに接続すること
カーできる。
ハードウェア量は少し増加するｔＪ″−２，最初と最後
のＤＭＡサイクルにおける特別な場合を瞼〜・て、すべ
てのサイクルで２）（イト処理を行うことが可能になる
ので、システム全体の）（スのスループットを向上させ
ることができる。また１本発明のデータ制御回路を８ビ
ツト・データ・Ｉ（ス系のアダプタ部に追加することに
より、簡単に１６ビツト・データ・バスに接続すること
カーできる。
＊１図ｔｔコンピュータ・システムの全体構成図。
第２図は本発明の実施例を示すアダプタ部の構成図、第
３図はｗＪ２図のアドレス・カウンタのセット法の比較
脱帽り第４図は本発明における最初と最俵のＤＭＡサイ
クルの特別な場合の比較１２明図、第６図は第４図の各
場合におけるデータ制御（ロ）路の賛求条件を示す図、
第６図は本発明の実施例を示すデータ制御回路の論理回
路図である。 １：プロセッサ部、２：メモリ部、３：アダプタ１１．
４ニジステム・バス、５ニジステム、６：データ入出力
装置、７：データ・レジスタ、８：データ・バス、９：
データ・パン７ア、１０：、アドレス・カウンタ、１１
ニアドレス・／＜ス、１２ニアドレス・バッファ、１３
：バイト・カウンタ。 １４：データ制御囲路、１６，１７，２２，２３ ニア
リップ・フロップ、１８：データ、１９：転送抑止信号
、２０ニアドレス・カウント数の最下位ビット、２１：
バイト・カウント数の最下位ピッ）、２４，２７．３０
：アンド回路、２４，２７゜３０＝アンド回路、２５，
２９，４０：ノア回路、２６：排他的論理和囲路、２８
：オア回路、３１ニアドレス・カウンタ・セット信号、
３２：ｆｆスタ・リセット信号、３３：偶数アドレス・
データ抑止信号、３養：ポロー信号、３５：奇数アドレ
ス・データ抑止信号、３６：バイト・カウント・ダウン
・インヒビット信号、３７：バイト・カウンタ・セット
信号、３８：バイト・カウント・ダウン抑止信号、３９
：バイト・カウント・ダウ／信号、４１：ＤＭＡアドバ
ンス信号。 ３ 図 （ｂ） 第４図 （１） （２） （３） （４１（１）
（２） （３） （４１転送バイト数 １００
０ ０１１０ ０１１１ ０１１１（１シフト値
０１００ ００１１ ００１１ ００１１ｒ）ｌ
１１１Ａサイクル ４ ４
４ ４第δ図 第６図
３図はｗＪ２図のアドレス・カウンタのセット法の比較
脱帽り第４図は本発明における最初と最俵のＤＭＡサイ
クルの特別な場合の比較１２明図、第６図は第４図の各
場合におけるデータ制御（ロ）路の賛求条件を示す図、
第６図は本発明の実施例を示すデータ制御回路の論理回
路図である。 １：プロセッサ部、２：メモリ部、３：アダプタ１１．
４ニジステム・バス、５ニジステム、６：データ入出力
装置、７：データ・レジスタ、８：データ・バス、９：
データ・パン７ア、１０：、アドレス・カウンタ、１１
ニアドレス・／＜ス、１２ニアドレス・バッファ、１３
：バイト・カウンタ。 １４：データ制御囲路、１６，１７，２２，２３ ニア
リップ・フロップ、１８：データ、１９：転送抑止信号
、２０ニアドレス・カウント数の最下位ビット、２１：
バイト・カウント数の最下位ピッ）、２４，２７．３０
：アンド回路、２４，２７゜３０＝アンド回路、２５，
２９，４０：ノア回路、２６：排他的論理和囲路、２８
：オア回路、３１ニアドレス・カウンタ・セット信号、
３２：ｆｆスタ・リセット信号、３３：偶数アドレス・
データ抑止信号、３養：ポロー信号、３５：奇数アドレ
ス・データ抑止信号、３６：バイト・カウント・ダウン
・インヒビット信号、３７：バイト・カウンタ・セット
信号、３８：バイト・カウント・ダウン抑止信号、３９
：バイト・カウント・ダウ／信号、４１：ＤＭＡアドバ
ンス信号。 ３ 図 （ｂ） 第４図 （１） （２） （３） （４１（１）
（２） （３） （４１転送バイト数 １００
０ ０１１０ ０１１１ ０１１１（１シフト値
０１００ ００１１ ００１１ ００１１ｒ）ｌ
１１１Ａサイクル ４ ４
４ ４第δ図 第６図
Claims (1)
- プロセッサ部、メモリ部および入出力アダプタＩＩ カ
シｘテム・バスＩＪＩ続され、かつ上記プロセッサ部の
サイクルをスティールしてメモリ部と入出力アダプタ部
間で１バイト／サイクルのＤＭＡを実行するＤＭＡｌｌ
ｌｌｌｉｌｌ回路を有するシステムにおいて、該ＤＭＡ
制御回路のＤＭＡアドレス・カウンタを上記プロセッサ
部よりセットする際に、誼カウンタの対応ビットより１
ビツトずつ下げてセットするととにより、２バイト／サ
イクルのＤＭＡな奥行し、かつ転送−始あるいは終了ア
ドレスが奇数あるいは偶数のときのみ転送抑止信号を送
出して、１バイト／サイクルのＤＭＡを実行することを
特徴とするデータ処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190258A JPS5892025A (ja) | 1981-11-26 | 1981-11-26 | デ−タ処理方式 |
| US06/443,873 US4631671A (en) | 1981-11-26 | 1982-11-23 | Data processing system capable of transferring single-byte and double-byte data under DMA control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190258A JPS5892025A (ja) | 1981-11-26 | 1981-11-26 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892025A true JPS5892025A (ja) | 1983-06-01 |
Family
ID=16255141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190258A Pending JPS5892025A (ja) | 1981-11-26 | 1981-11-26 | デ−タ処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631671A (ja) |
| JP (1) | JPS5892025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03505016A (ja) * | 1989-03-15 | 1991-10-31 | エイエスティー・リサーチ，インコーポレイテッド | 直接メモリアクセス用制御器 |
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|---|---|---|---|---|
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| EP0303752B1 (en) * | 1987-08-20 | 1993-06-02 | International Business Machines Corporation | Memory access control device in a mixed data format system |
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-
1981
- 1981-11-26 JP JP56190258A patent/JPS5892025A/ja active Pending
-
1982
- 1982-11-23 US US06/443,873 patent/US4631671A/en not_active Expired - Lifetime
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| JPH03505016A (ja) * | 1989-03-15 | 1991-10-31 | エイエスティー・リサーチ，インコーポレイテッド | 直接メモリアクセス用制御器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4631671A (en) | 1986-12-23 |
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