JPH02285442A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体記憶装置（以下、メモリと称す）に関
し、特にメモリのアドレスデコード回路［従来の技術］ 従来のメモリの内、例えば読み出し専用メモリ（以下、
ＲＯＭと称す）としては第３圀に示すようなものがある
。このＲＯＭについて、以下に図面を参照して説明する
。第３図は８×４ビツト（８アドレス、４ヒツト出力）
のＮチャンネル型ＭＯ３ＦＥＴ　（ＭＯＳ電解効果トラ
ンジスタ）の樅積みＲＯＭでイオン注入切り換ええタイ
プである。

図示のＲＯＭは記憶データ部３０４に記憶されているデ
ータを読み出すためにアドレス信号をデコードするアド
レスデコーダ３０３と、記憶データ部３０４に記憶され
ているデータを読み出す際にワード線をプリチャージす
るワード線プリチャージ回路３０２と、データ出力線を
プリチャージする記憶データ出力線プリチャージ回路３
０１と、出力されたデータをラッチするラッチ回路３０
δと、データ出力線をディスチャージする記憶データ出
力線ディスチャージ回路３０６とから構成されている。

第４図は第３図に示すＲＯＭの制御信号のタイムタイミ
ングチャートである。

第４図に示すように、かかるＲＯＭはＳＯ〜Ｓ４の５ス
テートで１動作を完了する。まず、ＳＯのタイミングで
アドレスサンプリング信号φＡＳは“’Ｌｏｗ″ルベル
となり、ワード線プリチャージ回路３０２のＰチャンネ
ル型ＭＯ３ＦＥＴ　（以下、ＰＭＯ３と称す）はオン状
態となって、全ワード線は“Ｈｊｇｈ”レベル（ＶＤＤ
電位）に充電され、ワード線プリチャージ状態となる。

ここで記憶データ部３０４のＮチャンネル型ＭＯ３ＦＥ
Ｔ（以下、８ＭＯ５と称す）はゲートをワード線に接続
しているため全てオン状態となる。

また同時に、メモリサンプリング信号φＭＳも“Ｌｏｗ
”″レベルとなり、記憶データ出力線プリチャージ回路
３０１のＰＭＯ５をオン状態とする。

この結果、出力線はＶＤＤ電極に接続され、“Ｈ１ｇｈ
″レベルにプリチャージされる。

Ｓ１期間はデータ線及び出力線はそれぞれ上記したプリ
チャージ状態が続く。Ｓ２のタイミングでアドレスサン
プリング信号φＡＳは“Ｈｉｇｈ”レベルとなり、ワー
ド線のプリチャージ状態は解除となって、アドレスデコ
ーダ３０３で選択された１本のワード線だけがＧＮＤ電
極に接続されて、そのワード線についてはプリチャージ
期間に充電された電荷が放電され“Ｌｏｗ”レベルとな
る。

例えば第３図の場合、アドレス信号Ａ２〜ＡＯが“００
１”の場合に、アドレスデコーダ３０３内のワード線Ｗ
１に接続されたＮＭＯＳがオン状態となることによって
、ワード線Ｗ１は“Ｌｏｗ”レベルとなる。一方、選択
されなかった他のワード線はいずれの電極とも接続され
ず、充電された電荷を保持している。

８３期間になるとメモリサンプリング信号φＭＳも“Ｈ
ｉｇｈ”レベルとなって記憶データ出力線プリチャージ
回路３０１のＰＭＯ５はオフ状態となり、代わって記憶
データ出力線ディスチャージ回路３０６の８ＭＯ５がオ
ン状態となる。

ここで、前述の選択されたワード線、例えばＷｌをゲー
ト入力とする記憶データ部３０４内の８ＭＯ５がエンハ
ンスメント型ＦＥＴであれば、そのＮＭＯＳはオフ状態
となり出力端とＧＮＤ電極を接続せず出力端の電位（“
’）（ｊｇｈ”ルベル）は保たれて出力は“１”となる
。一方、デプレション型ＦＥＴであれば、その８ＭＯ５
はゲート電位の影響を受けずにＧＮＤ電極と出力端とを
接続し出力線の電荷をディスチャージするので出力は０
″となる。例えば第３図の例においてワード線Ｗ１が選
択された場合には、ＮＭＯＳ３０７のみがデプレション
型ＦＥＴなので、出力は“′１１１０″となる。従って
、記憶データ部３０４内のＮＭＯＳをメモリ製造時にイ
オン注入切り換えによりエンハンスメント型かデプレシ
ョン型かに設定することによって、出力線の電位を保持
させるか（Ｈｉｇｈレベル“１″′）、あるいは電荷を
ＧＮＤ電極に排除しＧＮＤ電位とするか（Ｌｏｗレベル
“０”）を制御することができる。出力された論理値は
、Ｓ４のタイミングでラッチ回路３０５にラッチされ、
ＲＯＭの出力データとして使用される。

［発明が解決しようとする課題］ 上述した従来のメモリは、トランジスタの絹合せにより
アドレスのデコードを行っているために、ある論理アド
レスの人力に対しては必ず一本のワード線が選択され、
その選択されたワード線に対応して、データを記憶して
いるメモリセル群（以下、物理アドレスと称す）が選ば
れる。従って、ＲＯＭの製造後にある論理アドレスを入
力した場合、その入力された論理アドレスに対応する物
理アドレスとは異なる物理アドレスに格納されたデータ
を読み出したり、あるいは書き換えたりすることは不可
能である。そのため例えば、同じ記憶内容でも第５図に
示す動作プログラム例１のプログラムを第６図に示す動
作プログラム例２のように、一部を異なる命令に変更し
て、バージョンの異なるプログラムとして使用したくて
も、−度動作プログラム例１のような内容をＲＯＭ本体
へ製造時に書き込んでしまった後では、新たにマスクを
作り直さなければならず、メモリを製造し直す費用と時
間が大きくかかるという欠点がある。

また、ある論理アドレスの入力に対しては必ずその論理
アドレスに対応した物理アドレスに格納されたデータが
読み出され、あるいは書き換えられてしまうということ
から、第３者が容易にメモリの記憶内容を出力させ解読
してしまうという機密保護上の問題も生じる。

さらに、従来例はデータ記憶部がＲＯＭであったが、電
気的に書き込み及び消去可能な不揮発性メモリ（以下、
ＥＥＰＲＯＭと称す）の場合も、従来例と同様のアドレ
スデコードを行っているが、このＥＥＰＲＯＭの書き換
え試験などを行う際は、１アドレスずつ記憶データを書
き換えなければならず、非常に多くの時間がかかるとい
う欠点もある。

本発明は上記従来の事情に鑑みなされたもので、従来の
問題を合理的に解決した半導体記憶装置を提供すること
を目的とする。

［発明の従来技術に対する相違点コ 上述した従来のメモリに対し、本発明はＲＯＭのアドレ
スデコーダの部分に書き換え可能なメモリを付加し、当
該アドレスデコード用のメモリの記憶内容を変更するこ
とによって、指定されたアドレスに対して、毎回そのア
ドレスに対応する一本のワード線のみが選択され、毎回
同一のデータが出力されるのではなく、メモリの製造後
でも、ある論理アドレスに対する物理アドレスを任意に
設定することができるようになるという相違点を有する
。

［課題を解決するための手段及び作用コ本発明の半導体
記憶装置は、指定された１つのアドレス入力に対して物
理的なメモリセル群の位置を選択するアドレスデコーダ
と、前記選択されたメモリセル群の記憶データを書き換
えあるいは読み出す手段を有する半導体記憶装置におい
て、前記指定されたアドレスを入力とする書き換え可能
な記憶装置を前記アドレスデコーダに付加し、該記憶装
置の記憶内容に応じた出力に基づいて物理的なメモリセ
ル群の位置を選択することを特徴とする。

本発明の半導体記憶装置は、記憶装置の記憶内容を変更
することにより、アドレス入力に対して選択されるメモ
リセル群を、任意に設定することが可能となる。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例であり、第３図と同様に８×
４ビツト（８アドレス、４ビツト出力）のＮＭＯ５縦積
みＲＯＭでイオン注入切り換えタイプである。

図示のＲＯＭは記憶データ部１０４に記憶されているデ
ータを読み出す際にワード線をプリチャージするワード
線プリチャージ回路１０２と、データ出力線をプリチャ
ージする記憶データ出力線プリチャージ回路１０１と、
データ出力線をディスチャージする記憶データ出力線デ
ィスチャージ回路１０８と、出力されたデータをラッチ
するラッチ回路１０５とを具備し、アドレスデコード用
にアドレス入力が３ビツトで出力が８ビツトのアドレス
デコード用ランダムアクセスメモリ（以下、ＲＡＭと称
す）１０３、及びＲＡＭ１０３の出力をゲート入力とす
るＮＭＯＳからなるワード線選択部１０７、更にはアド
レスデコード用ＲＡＭＩＯ３へのデータ書き込み時に外
部端子ｌ０−１７とＲＡＭ１０３とを接続するための端
子接続部１０６により構成されている。

次に本実施例の動作について説明する。

本実施例のＲＯＭを使用する前に、アドレスデコード用
のデータをアドレスデコード用ＲＡＭ１０３へ書き込む
必要がある。そのため、アドレスデコード用ＲＡＭ１０
３の書き込み信号Ｗを“Ｈｌｇｈ　ｌ？レベル、読み出
し信号Ｒを“Ｌｏｗ”レベルにし、アドレスデコード用
ＲＡＭ１０３を書き込みモードにする。これと同時に、
書き込み信号Ｗが”Ｈｉｇｈ”レベルになることで、端
子接続部１０６内のトランスファゲートがオン状態とな
り、外部端子ＩＯ〜Ｉ７はＲＡＭ１０３と接続され、ア
ドレス人力Ａ２〜ＡＯにより指定されたＲＡＭ１０３内
のアドレス毎に外部端子ＩＯ〜Ｉ７から、アドレスデコ
ード用のデータが書き込まれる。その内容は例えば従来
例と同様の論理アドレスに対する物理アドレス指定をさ
せようとする場合には表１に示すような内容となる。そ
の後、書き込み信号Ｗは“Ｌｏｗ”レベルとしておく。

表１ 次に、ＲＯＭの記憶内容を読み出す際には、最初にアド
レスデコーダ用ＲＡＭＩＯ３の読み出し信号Ｒを“Ｈｉ
ｇｈ”レベルとするとアドレスＡ２〜ＡＯにより指定さ
れたＲＡＭ１０３の記憶内容がワード線選択部１０７へ
出力される。これと同時に、アドレスサンプリング信号
φＡＳ、メモリサンプリング信号φ耶が“Ｌｏｗ”レベ
ルとなり、ワード線ブリチ中−ジ回路１０２及び記憶デ
ータ出力線プリチャージ回路１０１内のＰＭＯＳがオン
状態となることで、全ワード線及び全出力線が“Ｈｉｇ
ｈ”レベルにプリチャージされる。そしてその後、アド
レスサンプリング信号φＡＳを“Ｈｌｇｈ”レベルとす
ることで、ワード線のプリチャージ状態は解除となる。

その時、ＲＡＭ１０３の出力が“１”の時ワード線選択
部１０７内のＮＭＯ５がオン状態となることでワード線
が選択され、選択されたワード線はＧＮＤ電極に接続さ
れて“Ｌｏｗ”レベルとなる。

例としてアドレスデコードＲＡＭ］０３の記憶内容が表
１の通りとなっていた場合、アドレス入力Ａ２〜ＡＯが
例えば“００１”の時、アドレスデコード用ＲＡＭ１０
３の出力Ｄ７〜ＤＯは、表１の内容に従うと“００００
００１０’”となり、ＲＡＭ１０３の出力ＤＩをゲート
人力とし、ワード線選択部１０７内のワード線Ｗ１に接
続されたＮＭＯ９がオン状態となってワード線Ｗ１が選
択される。ワード線が選択された後、メモリサンプリン
グ信号φＭＳを“Ｈ１ｇｈ″レベルとすることで、記憶
データ出力線ディスチャージ回路１０８内のＮＭＯ３が
オン状態となる。その結果、選択されたワード線Ｗｌを
ゲート人力とする記憶データ部１０４内のＮＭＯ５に、
イオン注入が施されているか否かにより記憶されている
“０”あるいは“１”のデータが、ＲＯＭの出力データ
としてラッチ回路１０５を通して出力され、従来例と同
様の動作を行わせることができる。

次に、本実施例のＲＯＭの記憶内容の機密保持性につい
て述べる。

まず第１に半導体メーカがユーザのＲＯＭコード毎に、
メモリセルに対するアドレスの割付を変更することによ
り、ＲＯＭコード毎の機密保持が図られる。

例えば、第１のＲＯＭコードの場合には、アドレスデコ
ード用ＲＡＭ１０３の内容は、表１に示したようにする
ことで正規の読み出し動作が行えるのに対して、第２の
ＲＯＭコードの場合には、アドレスデコード用ＲＡＭ１
０３の内容が表２に示すような内容の時、ＲＯＭ１０４
の記憶データが正しく読み出されるようにメモリセルへ
のアドレス割付を行っておけば、第１のＲＯＭコードの
使用者が第２のＲＯＭコードを解読すること（あるいは
逆に第２のＲＯＭコードの使用者が第１のＲＯＭコード
の解読を行うこと）は困難になり、ＲＯＭコード毎にア
ドレスデコード用ＲＡＭＩＯ３の内容を変えてアドレス
デコード方法を変化させることで、ＲＯＭコード間の機
密を保護することができる。

（以下、余白） 表２ 第２に本実施例の場合、アドレスデコード用メモリにＲ
ＡＭを使用していることから、ＲＯＭ本体の使用後電源
を切ることでアドレスデコード用ＲＡＭの記憶内容は失
われてしまうため、電源再投人後記憶データ部の内容を
第３者が不正に読み出すことは不可能となり記憶データ
の機密が保護される。

また、本実施例のＲＯＭには記憶内容の読み出し順序に
フレキシビリティがある。

例えば、記憶データ部１０４内にブロクラムが格納され
ていて、プログラムの一部を最初の記憶内容とは異なる
命令（但し、この命令は予めプログラムの他のアドレス
に格納されているものとする）にすることで、異なる動
作のプログラムを実行させたい場合（つまり、第５図に
示したプログラム例１を第６図に示したプログラム例２
として動作させたい場合）がある。これはアドレスデコ
ード用ＲＡＭ］０３の記憶内容を表３に示すようにして
最初のプログラムは動作するのであるが、これを表４の
内容に書き換えることで可能となる。

つまり、アドレス人力Ａ２〜ＡＯが同じ”０１０″であ
っても、アドレスデコード用ＲＡＭ１０３の記憶内容が
表３の場合にはワード線Ｗ２が選択されワード線Ｗ２に
対応する記憶データ部１０４内の例えば「命令Ｂ」に相
当する記憶データが出力されるのに対し、ＲＡＭ１０３
の記憶内容が表４の場合にはワード線Ｗ７に対応する記
憶データ部１０４内の例えばｒＮＯＰ」に相当する記憶
データが出力されることで、この記憶データにより動作
する例えば演算処理装置は、最初は第５図に示した動作
プログラム例１のように動作していたが、アドレスデコ
ード用ＲＡＭ１０３の内容を書き換えることで第６図に
示した動作プログラム例２のように異なる動作を行うこ
とができる。

表４ 表３ 第２図は本発明の第２実施例の構成図であり、記憶デー
タ部及びアドレスデコード用のメモリがＥＥＰＲＯＭと
なっている例である。

本実施例は、アドレスデコート用のＥＥＰＲＯＭ２０１
、データ記憶用のＥＥＰＲＯＭ２０２、端子接続部２０
３、及びアドレスデコード用ＥＥＰＲＯＭ２０１の出力
をゲート入力とするＮＭＯＳからなるワード線選択部２
０４から構成されている。

次に本実施例の動作について説明する。データ記憶用Ｅ
ＥＰＲＯＭ２０２を使用する前に、アドレスデコード用
のデータをＥＥＰＲＯＭ２０１へ書き込む必要があるた
め、アドレス人力Ａ２〜ＡＯで指定されたＥＥＰＲＯＭ
２０１内の記憶内容を消去信号ＡＥを“Ｈｉｇｈ”レベ
ルにすることで消去する。尚、この時書き込み信号ＡＷ
及び読み出し信号ＡＲは共に“Ｌｏｗ”レベルにしてお
く。その後消去信号ＡＥを“Ｌｏｗ”レベルにした後、
書き込み信号ＡＷを“Ｈｉｇｈ”レベルにすることで、
端子接続部２０３内のトランスファゲートがオン状態と
なり、外部端子ＩＯ〜Ｉ７はＥＥＰＲＯＭ２０１と接続
されることにより、ＥＥＰＲＯＭ２０１内の上記と同じ
アドレスに外部端子ＩＯ〜Ｉ７からアドレスデコード用
のデータが書き込まれる。

そして、前記の動作をアドレス人力Ａ２〜ＡＯを順次変
えながら行うことで、ＥＥＰＲＯＭ２０１内の全アドレ
スにアドレスデコード用のデータ（例えば、表１の内容
）が記憶される。この書き込みが終了した後は、消去信
号ＡＥ及び書き込み信号ＡＷは共に”Ｌｏｗ”レベルと
しておく。

次に、データ記憶用ＥＥＰＲＯＭ２０２の記憶データの
読み出しの際には、まずアドレスデコード用ＥＥＦＲＯ
Ｍ２０１の読み出し信号ＡＲをＨｉｇｈ”レベルとする
ことでアドレスデコード用ＥＥＦＲＯＭ２０１よりアド
レスデコード用データがワード線選択部２０４へ出力さ
れる。そして、アドレスデコード用ＥＥＰＲＯＭ２０１
の記憶内容によりワード線選択部２０４内のＮＭＯＳが
一つオン状態となり、ワード線ＷＯ〜Ｗ７の中で一本の
ワード線がＶＤＤ電極と接続され、　“Ｈｉｇｈ”レベ
ルとなり選択される。そしてその後、データ記憶用ＥＥ
ＰＲＯＭ２０２（７）消去信号ＤＥ、書き込み信号ＤＷ
を“Ｌｏｗ”レベルとし、読み出し信号ＤＲのみを”Ｈ
ｉｇｈ”レベルとすることでデータ線ＥＯ〜Ｅ３を通し
て記憶データが読み出される。そして、記憶データの書
き換えの場合には、上記の方法でワード線を選択し、そ
の後にデータ記憶用ＥＥＰＲＯＭの消去信号ＤＥを“Ｈ
ｉｇｈ”レベルとすることで（その時、書き込み信号Ｄ
Ｗ、読み出し信号ＤＲは“Ｌｏｗ”レベルとする）、そ
の選択されたワード線に対応する記憶内容を消去する。

そして次に、消去信号ＤＥを“Ｌｏｗ”レベル、書き込
み信号ＤＷを“Ｈｉｇｈ”レベルとして、上記選択され
たアドレスに新しい記憶内容の書き込みを行うことで、
データ記憶用ＥＥＰＲＯＭ２０２の記憶データが書き換
えられる。

以上のようにして通常の読み出し、書き込み動作は行わ
れる。

本実施例のＥＥＰＲＯＭは、領域消去・書き込みが可能
であり、データ記憶用ＥＥＦＲＯＭ２０２の複数アドレ
ス分のデータ（例えばワークエリア等）を同時に消去し
、同一データを書き込む場合には、アドレスデコード用
ＥＥＦＲＯＭ２０１の記憶内容を表５に示すようにして
おくことで、例えば表５の場合には、アドレス人力Ａ２
〜ＡＯを“０１１”とすればワード線ＷＯ〜ｗ３が同時
に選択され、その後データ記憶用ＥＥＰＲＯＭ２０２の
消去信号ＤＥを“Ｈｉｇｈ”レベルとして消去し、その
後に消去信号ＤＥを°“Ｌｏｗ”レベルとし、書き込み
信号ＷＥを″Ｈ１ｇｈ″レベルとして、同一記憶データ
を書き込むことで、−度に複数アドレスの記憶データの
消去・書き込みができる。

表５ また、データ記憶用ＥＥＰＲＯＭ２０２の記憶データの
機密を保護したい場合には、アドレスデコード用ＥＥＰ
ＲＯＭ２０１の記憶内容をすべて６３０１）にすること
で、いずれのアドレス入力に対しても、どのワード線も
選択されず、ＥＥＰＲＯＭ２０２の記憶データの消去・
書き込みあるいは読み出しが不可能となり記憶データは
誤って書き換えられることもなく、また第３者に対して
もその機密は保護される。

次に、本実施例のＥＥＦＲＯＭをテストする場合（ＥＥ
ＰＲＯＭのメーカで行われる）について述べる。

第１に書き換え試験（消去・書き込みを繰り返して行い
、書き換えに対する初期不良を取り除く試験）を行う場
合を考えると、アドレスデコード用ＥＥＰＲＯＭ２０１
の記憶内容を表６に示すようにしておき、アドレス人力
Ａ２〜ＡＯ”１１１″゛を入力すれば、全アドレス（全
ワード線）が選択状態となり、ＥＥＰＲＯＭ２０２の記
憶データを一度に消去・書き込みができるため、その試
験時間を大幅に短縮することができる。

表６ 第２に、ＥＥＰＲＯＭの記憶データの読み出しに伴う低
電界散失試験（記憶データを何度も読み出して、この時
メモリセルにかかる低電界、通常は数Ｖ程度、により記
憶データが散失しないことを試験する）を行う場合には
、アドレスデコード用ＥＥＰＲＯＭ２０１を全アドレス
選択状態として、データ記憶用ＥＥＰＲＯＭ２０２の全
アドレスに、すべて１′”あるいは全て１１０　ＩＩの
データを書き込んで読み出し動作を繰り返した後、アド
レスデコード用ＥＥＰＲＯＭ２０１の記憶内容を表１に
示すようにして通常の読み出し動作をし、その出力を判
定するようにテストすれば、繰り返し読み出しの時間は
大幅に短縮できる。

そして第３にビット干渉試験（物理的に隣合う全ビット
に相異なるデータを書き込んで互いにデータ干渉しない
ことを試験する）を行う場合には、アドレスデコード用
ＥＥＰＲＯＭ２０１の記憶内容を表６に示すようにして
おき、まずアドレス人力Ａ２〜ＡＯに“ｏ　ｏ　ｏ　”
を入力してワード線Ｗ１、Ｗ３．Ｗ５．Ｗ７を選択した
後、データ線Ｅ３〜ＥＯより“０１０１　”をＥＥＰＲ
ＯＭ２０２に書き込む。次に、アドレス人力Ａ２〜ＡＯ
に“００１′”を入力し、ワード線ＷＯ，Ｗ２．　Ｗ４
゜Ｗ６を選択した後、データ“１０１０”を書き込むこ
とでＥＥＰＲＯＭ２０２には、１４０１３と“１”の市
松模様のデータが書き込まれ、このデータを各アドレス
毎に読み出し、その出力を判定することでビット干渉試
験を行う。尚、実際には書き込むデータが逆の場合も試
験する。

この時、データの書き込みは２回で済むため、その試験
時間を大幅に短縮することができる。

［発明の効果コ 以上説明したように本発明は、アドレス指定−・ド部分
に書き換え可能なメモリを付加することにより、選択す
るアドレスを全く自由に設定できるという機能がある。

従って、ＲＯＭコード毎にアドレスデコート用メモリの
記憶内容を変化させてアドレスデコードの方法を変える
ことで、ＲＯＭコード間の機密保護が図られたり、ある
いはデータ記憶用メモリの使用後にアドレスデコード用
メモリの記憶内容をすべて“０″にしてアドレス指定が
不可能となるようにしておけば、記憶データ用メモリの
記憶内容を誤って消去あるいは書き換えてしまうことを
防止できる効果がある。

また、第３者がアドレスデコード用メモリに何らかのデ
ータを書き込み、記憶データ用メモリの記憶データを不
正に読み出し解読することは、正規に読み出すためのア
ドレスデコード用メモリの記憶内容が知られない限り、
困難であることから、記憶データの機密保護性を高くす
るという効果がある。

また、記憶データ部にプログラムが格納されている場合
に、アドレスデコード用メモリの記憶内容を書き換える
ことで、同一アドレスでも読み出されるデータをプログ
ラムの他のアドレスに格納されている異なるデータに変
更することができることにより、メモリ本体の記憶内容
が同一記憶データ（プログラム）であっても、異なる動
作を行わせることができるという効果がある。

さらに、データ記憶部がＥＥＰＲＯＭの場合、アドレス
デコード用メモリの内容を表５に示すようにすることで
、領域消去・書き込みが可能であり、他の記憶装置と比
較して消去・書き込みの遅いＥＥＰＲＯＭを領域消去・
書き込み時には高速にすることができる効果がある。

また、アドレスデコード用メモリの内容を、例えば表６
に示すようにすることで、データ記憶用Ｅ　Ｅ　Ｐ　Ｒ
ＯＭの書き換え試験や繰り返し読み出し試験などを行う
場合に、データ記憶部の記憶データを一度に消去・書き
込みあるいは読み出しができるため、その試験時間を大
幅に短縮することができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は本発
明の第２実施例を示す構成図、第３図は従来例を示す構
成図、第４図は従来例の動作を示すタイミングチャート
図、第５図、第６図はそれぞれ動作プログラム例を示す
概念図である。 １０．３０１・・・・・・・・記憶データ出力線プリチ
ャージ回路、 １０２．３０２・・・・・・・・ワード線ディスチャー
ジ回路、 １０３・・・・・・・・・・・アドレスデコード用ＲＡ
Ｍ。 １０４．３０４・・・・・・記憶データ部、１０５．３
０５・・・・・・ラッチ回路、１０６．２０３・・・・
・・端子接続部、１０７．２０４・・・・・・ワード線
選択部、１０８．３０６・・・・・・記憶データ出力線
ディスチャージ回路、 １０９・φ・・・・・ＮチャンネルＭＯ３ＦＥＴ（エン
ハンスメント型）、 １１０．３０７一−−ＮチヤンネルＭＯＳＦＥＴ（デプ
レション型）、 １１１鴫・・・◆・・ＰチャンネルＭＯ３ＦＥＴ（エン
ハンスメント型）、 ２０１・・・・・・・アドレスデコード用Ｅ　Ｅ　Ｐ　
ＲＯＭ。 ２０２・・・・・・・データ記憶用ＥＥＰＲＯＭ、３０
３・・・・・・・アドレスデコーダ。 特許出願人　　日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 指定された１つのアドレス入力に対して物理的なメモリ
   セル群の位置を選択するアドレスデコーダと、前記選択
   されたメモリセル群の記憶データを書き換えあるいは読
   み出す手段を有する半導体記憶装置において、 前記指定されたアドレスを入力とする書き換え可能な記
   憶装置を前記アドレスデコーダに付加し、該記憶装置の
   記憶内容に応じた出力に基づいて物理的なメモリセル群
   の位置を選択することを特徴とする半導体記憶装置。