JPS6380351A - 不正防止装置を備える、秘密デ−タの記憶および処理用集積回路 - Google Patents

不正防止装置を備える、秘密デ−タの記憶および処理用集積回路

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JPS6380351A
JPS6380351A JP62146814A JP14681487A JPS6380351A JP S6380351 A JPS6380351 A JP S6380351A JP 62146814 A JP62146814 A JP 62146814A JP 14681487 A JP14681487 A JP 14681487A JP S6380351 A JPS6380351 A JP S6380351A
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cell
integrated circuit
gate
transistor
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ジル　リジマック
セルジュ　フルハウフ
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Thomson Composants Militaires et Spatiaux
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    • G07F7/1083—Counting of PIN attempts

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、不正防止装置を備える、秘密データの記憶お
よび処理用集積回路に関するものである。
さらに詳細には、本発明は、メモリ付カードまたはＩＣ
カードと呼ばれる上記のタイプの集積回路に関する。も
ちろん本発明がこれだけに限定されることはない。
従来の技術 メモリ付カードまたはＩＣカードは集積回路で構成され
ている。この集積回路は、変更不能な秘密データを記憶
させることが多い電気的にプログラム可能な不揮発性メ
モリと、この集積回路をデータ転送装置に接続する入出
力手段と、この入出力手段と上記不揮発性メモリの間に
接続されるめ理手段とを主構成要素とする。メモリ付カ
ードにおいては、不揮発性メモリの所定の領域へのアク
セスは、アクセスキーにより保護されている必要のある
ことがある。アクセスキーとしては、これら特定の領域
からの読出しまたはこれら領域への書込み許可を与える
秘密コード等を使用する。連続的にテストを繰返して、
メモリにアクセスする秘密コードすなわちアクセスキー
を発見しようとする不正者を思い止まらせるための多数
の装置が実際に使用されている。これら装置のうちで最
もよく知られているのは、誤ったキー操作を永久的に記
憶しておいて、誤操作の回数が所定値を越えるとただち
にキー操作ができなくなるタイプのものであろう。しか
し、この装置は単独で用いるには十分でない。というの
は、メモリセルに「１」がプログラムされる場合には電
流が変化するので、この書込み電流の変化を検知するこ
とにより正しいキーが入力されたことを確実に知ること
ができるからである。ただし、このようにするためには
メモリ内のこの書込み電流がエラーがまったく記録され
ないような値に正確に制御されている必要がある。この
欠点を取り除くために現在使用されている方法は、あら
ゆる場合に電流を流してデータをプログラムするという
ものである。この方法を用いる場合には、不正者は、メ
モリ付カードに流れる外部電流を検知することによって
は正しいキー操作と正しくないキー操作を区別すること
ができない。従って、この不正者は自身のキー操作の結
果を知ることができない。この方法は効果的であるが大
きな欠点がある。その欠点とは、最も頻繁に行われる正
しいキー操作を記憶しておく比較的大きなメモリスペー
スが必要とされる点である。ところで、ＥＰＲＯＭやこ
れと同タイプの不揮発性メモリの場合には、このメモリ
スペースを再使用することができない。さらに、正しい
キー操作の記録はその後便われることもないので、シス
テムを停止させるのに使用する必要のある誤ったキー操
作と違って記憶させておく必要はない。
発明が解決しようとする問題点 当業者であれば、この欠点を除くために、正しいデータ
が入力された場合には常に同一の不揮発性メモリセル１
つのみにプログラムし、正しくないデータが入力された
ときにのみそれ以外のセルにプログラムする方法を考え
つくであろう。この方法を用いる場合にはメモリ容量が
実質的に大きくなる。しかし、既にプログラムされたメ
モリセルの電力消費曲線は、未使用のメモリセルの電力
消費曲線とは異なる。つまり、不揮発性メモリを備える
未使用のメモリセルは、プログラム開始時に約２％の電
流消費曲線のピークを有する。このピークは、２ミリ秒
後にほぼ再吸収されてしまう。
これに対してメモリセルに再プログラムする場合には電
流消費曲線にピークはもはや現れない。従って、不正者
は、正しいキーが入力されたことを検知することができ
る。
そこで、本発明は、この欠点を解決すると同時に正しい
キー操作を一箇所のみを使用してプログラムすることの
できる方法を提供することを目的とする。
問題点を解決するための手段 従って、本発明によれば、 −許可されたデータを特に記憶する電気的にプログラム
可能な不揮発性メモリと、 −集積回路をデータ転送装置に接続するための入出力手
段と、 −上記入出力手段と上記不揮発性メモリの間に接続され
る処理手段と を少なくとも備え、該処理手段は、特に、上記入出力手
段を通して入力された秘密コードすなわちアクセスキー
を上記許可データと比較するための確認用比較器を備え
、該確認用比較器は、入力されたコードが正しくないか
正しいかに応じて第１の不揮発性メモリ領域にエラービ
ットを記憶させ且つ第２の不揮発性メモリ領域にアクセ
スビットを記憶させる手段に接続されている、秘密デー
タの記憶および処理用集積回路において、第２のメモリ
領域はシミュレーションセルと呼ばれる単一のセルを備
え、該シミュレーションセルは、アクティブになると第
１のメモリ領域のまだプログラムされたことのないメモ
リセルと同じ電流を消費することを特徴とする集積回路
が提供される。
このシステムにおいては、不正者はもはや自身のキー操
作の結果に関する情報を得ることができない。なぜなら
、第１のメモリ領域に記憶されるデータが何であれ、あ
るいは、この第１のメモリ領域に対するシミュレーショ
ンの結果がどうであれ、検知される消費電流は同じだか
らである。
本発明においては、以下のように定義することを当業者
に対して指摘しておく。
「データ処理」という語は、集積回路と外部システムの
間でデータを単に転送するだけの場合と、集積回路中に
データを転送してそのデータに対して所定数の演算を行
わせる場合の両方を意味する悟である。
「比較器」という語は、許可データと秘密コードすなわ
ちアクセスキーを比較する単純な比較器だけでなく、許
可データまたは秘密コードすなわちアクセスキーをもと
にして所定数の演算を実行して、操作を実行し続ける許
可を与える任意のシステムを意味する８吾である。
「処理手段」という語は、メモリ内にデータを書込んだ
りこのメモリからデータを読出したりすることのほか、
このデータを処理するのに必要とされるあらゆる回路を
意味する語である。一般に、処理手段は、当業者には周
知の補助回路手段を備えるマイクロプロセッサで構成さ
れている。
本発明の好ましい実施態様によれば、第１のメモリ領域
は不揮発性メモリで形成され、この不揮発性メモリのメ
モリセルはフローティングゲートトランジスタで構成さ
れている。また、上記シミュレーションセルはフローテ
ィングゲートトランジスタで構成されている。さらに、
このフローティングトランジスタのフローティングゲー
トは制御ゲートと短絡されている。このフローティング
ゲートトランジスタは、ゲート−ソース間電圧が第１の
メモリ領域のメモリセルのゲート−ソース間電圧と同じ
である。また、上記シミュレーションセルのゲート−ソ
ース間電圧は、このシミュレーションセルの制御ゲート
に、第１のメモリ領域のメモリセルに印加される書込み
制御電圧×Ｔに等しい書込み制御電圧を印加することに
より得られる。ここに、Ｔはフローティングゲートトラ
ンジスタの結合係数である。
実際、本発明のセルはビットをまったく記憶しないので
メモリセルではない。このセルには、電流が流れてプロ
グラム操作がシミュレートされる。
このセルがシミュレーションセルと呼ばれるのはこのた
めである。
記述を簡単にするため、各図で共通する同一要素には同
一の参照番号を付す。
実施例 第１図は、本発明の集積回路を応用したメモリ付カード
Ｃの一例を示す図である。当業者であれば、本発明を応
用した他の集積回路ももちろん考えることができよう。
第１図に示したメモリ付カードＣは、電気的にプログラ
ム可能な不揮発性メモリＭ１例えばＥＰＲＯＭメモリと
、このメモリ付カードをデータの外部転送装置に接続す
るのに使用する入出力装置Ｉ１０と、入出力装置Ｉ１０
と不揮発性メモリＭの間に接続されたマイクロプロセッ
サＭＰとを主構成要素として備える。所定のデータを秘
密に処理できるようにするため、このメモリ付カードに
は許可データが記憶されている。一般に、この許可デー
タはＥＰＲＯＭメモリの領域Ｚ１にプログラムされる。
さらに、データの秘密処理を実施するためには、一般に
、メモリ領域Ｚ１にプログラムされた許可データを、入
出力装置Ｉ１０を通して人力されたアクセスキーすなわ
ち秘密コードと比較する必要がある。このため、マイク
ロプロセッサＭＰは、メモリ領域Ｚｌ内にプログラムさ
れた許可データと、入出力装置Ｉ１０から入力された秘
密コードすなわちアクセスキーを比較するための確認用
比較器ＣＯＭＰと呼ばれる比較手段を備えている。従来
は、このｍ認用比較器ＣＯＭ　Ｐに、アクセスキーが正
しくないときに第１の不揮発性メモリ領域にエラービッ
トを記憶させる手段が備えられていた。図示の実施例に
おいては、この第１のメモリ領域は、ＥＰＲＯＭメモリ
の領域Ｚ２である。さらに、入力されたコードが正しく
ない場合には、確認用比較器から第２のメモリ領域にア
クセスビットが送られる。この第２のメモリ領域は、Ｅ
ＰＲＯＭメモリＭの領域Ｚ３である。
従来の技術の部分で述べたように、メモリ領域Ｚ３に誤
りでないテストの全結果を記憶するには莫大なメモリス
ペースが必要とされる。従って、本発明においては、メ
モリ領域Ｚ３はシミュレーションセルと呼ばれる単一の
セルにする。このシミュレーションセルは、アクティブ
になると、まだプログラムされたことのない第１のメモ
リ領域のメモリセルと同じ電流を消費する。
メモリセルがフローティングゲートトランジスタで構成
される電気的にプログラム可能なＥＰＲＯＭタイプの不
揮発性メモリの場合には、本発明のシミュレーションセ
ルはフローティングケートトランジスタで構成される。
このトランジスタのフローティングゲートは制御ゲート
に接続される。
技術点見地からは、このシミュレーションセルは、従来
のＥＦＲＯＭセルと同様同一の１つのメモリ平面内に形
成して、従来と同じデコーダおよび同じ制御回路を用い
て選択することができる。このことについて以下に詳し
く説明する。
例えば本発明の一実施例によれば、エラービットを記憶
させる第１のメモリ領域Ｚ２はＥＰＲＯＭタイプのメモ
リ領域からなる。この第１のメモリ領域中のメモリセル
は、第２図、第３Ａ図、第３Ｂ図に示したようにフロー
ティングゲー）ＭＯＳトランジスタ１で構成されている
。各フローティングゲー）ＭＯＳ）ランジスタ１は、２
つの主電極２．３と、フローティングゲート４の上に重
ねられた制御ゲート５を備える。ＮチャネルＭ○Ｓトラ
ンジスタの場合には、第３Ａ図と第３Ｂ図かられかるよ
うに、主電極２と３はＰ型基板内のＮ゛拡散領域からな
る。フローティングゲート５と制御ゲート４は例えば多
結晶シリコンにより形成されているのに対し、絶縁材料
Ｉは二酸化ケイ素ＳｉＯ□からなる。主電極の一方、例
えば図示の例では主として主電極２は、グラウンドに接
地される。これに対し主電極３は、ビット線（図示せず
）と、スイッチを形成するＭＯＳ）ランジスタ８を介し
て列アドレスデコーダ７に接続されている。制御ゲート
５は、ワード線（図示せず）と呼ばれる別の接続線を介
して行アドレスデコーダ６に接続されている。当業者に
は公知のように、ビット線とワード線が行と列に配置さ
れて、メモリセルを形成するフローティングゲートＭＯ
３）ランジスタ１を含むマトリクスを構成している。例
えば、列アドレスデコーダ７はＭＯＳトランジスタ８の
ゲートに接続されている。このＭＯＳ）ランジスタ８の
主電極の一方は、フローティングゲートＭＯ３）ランジ
スタ１の主電極３に接続され、他方の主電極は、ＭＯＳ
）ランジスタ１１と１２を含む回路を介してバイアス電
圧Ｖｐｐに接続されている。さらに詳しく説明すると、
ＭＯＳ）ランジスタ１１はデプレッション型トランジス
タで、一方の電極が電圧Ｖｐｐに接続され、他方の電極
がＭＯＳトランジスタ１２の電極に接続されている。Ｍ
ＯＳトランジスタ１２はエンハンスメント型トランジス
タである。２つのＭＯＳ）ランジスタ１１と１２のゲー
トは、共にプログラム制御回路１０に接続されている。
ＭＯＳ）ランジスタ１２の他方の電極は従って、スイッ
チを形成するＭＯＳ）ランジスタ８の電極の一方に接続
されている。ＭＯＳ）ランジスタ１２と８の間の点には
センス増幅器９が接続されている。
第２図に示したタイプのメモリセルに「１」をプログラ
ムするには、行アドレスデコーダ６と列アドレスデコー
ダ７を用いてメモリセルを形成するフローティングゲー
トＭＯＳ）ランジスタ１を選択して、その制御ゲート５
に電圧Ｖ　ｐ　ｐに等しいプログラム電圧を印加する。
この場合、ＭＯＳ）ランジスタ８．１１．１２は、負荷
抵抗に対応する。
フローティングゲー）ＭＯＳ）ランジスタ１は、ドレイ
ン電圧ｖｌｌｌが（ｖ　−ｐ−負荷の電圧）に等しく、
ゲート電圧Ｖ、ＰがＶ　ｐｐに等しい。
次に第４Ａ図、第４Ｂ図、第５図を参照して本発明のシ
ミュレーションセルを説明する。図示の実施例において
は、シミュレーションセルはＥＰＲＯＭメモリＭのメモ
リ領域の一部である。しかし、当業者には明らかなよう
に、このシミュレーションセルは独立に形成することが
でき、確認用比較器からの直接制御が可能である。第４
Ａ図と第４Ｂ図かられかるように、シミュレーションセ
ルは、フローティングゲートＭＯ３）ランジスタ２０で
構成されている。このフローティングゲートＭＯ３）ラ
ンジスタ２０のフローティングゲート２１は、制御ゲー
ト２２に接続されている。図示の実施例においては、シ
ミュレーションセルを構成するフローティングゲートＭ
Ｏ３）ランジスタ２０は、行アドレスデコーダ６″　に
接続される一方、第２図のメモリセルと同じ列アドレス
デコーダ７とプログラム制御回路１０に接続されている
。例えばシミュレーションセルを構成するフローティン
グＭＯ３）ランジスタ２０は、電圧信号ＶＰｐと電圧信
号Ｖｒｅｆ（同じプログラム用電流を得るのに使用され
る）が行アドレスデコーダや列アドレスデコーダ上で制
御可能である場合には、第２図のメモリセルと同じ行ア
ドレスデコーダ６に接続することができる。図示の実施
例においては、電力消費を小さくするために２つの異な
る行アドレスデコーダ６と６′を使用する。一方の行ア
・ドレスデコーダにはＶ　ｐｐが印加され、他方の行ア
ドレスデコーダにはＶ□、が印加されるが、選択される
行は同じである。すなわち、２つのデコーダは同じメモ
リアドレスをデコードする。
本発明によれば、不正を防止するため、プログラム中は
シミュレーションセルはメモリセルを形成するフローテ
ィングゲートＭＯＳトランジスタ１と同様の動作をする
必要がある。このためには、両セルが同じ直線状の負荷
曲線、すなわち、ドレイン−ソース間電圧Ｖｄｓが同じ
でゲート−ソース間電圧ｖ９ｓが同じでなくてははなら
ない。
図示の実施例においては、Ｖｄｓは（Ｖ、、−負荷の電
圧）と等しく、しかもＶｄｉは両セルで等しい。
さらに、Ｖ　ｑ　ｒ、　”　Ｔ　Ｖ　ｑ　ｐが成立して
いる。
従って、係数γを用いるとシミュレーションセルにおい
ても通常のセルと同じゲート−ソース間電圧が得られる
。というのは、メモリセルがプログラムされるとフロー
ティングゲートに負荷がかかり、制御ゲートにこの負荷
に起因する容量比が発生するからである。従って、例え
ば制御ゲートの電圧がＶＰＰ＝２２ボルトの場合にはフ
ローティングゲートの電圧はｒＸ２２ボルトとなる。こ
の結果、本発明においては、シミュレーションセルを構
成するフローティングゲートＭ　ＯＳ　）ランジスタ２
０の制御ゲート／フローティングゲートユニットに電圧
Ｖ　ｐｐを印加する代わりに、γＶ　ｐｐに等しい電圧
Ｖ　ｒ　ｅ　ｆを印加する。
本発明によれば、この電圧Ｖ　ｒ　ｅ　ｆは、電圧低減
回路を用いて電圧Ｖ　ｐ　ｐから発生させることができ
る。この電圧低減回路は、デプレッション型ＭＯＳトラ
ンジスタ３０と、カスケード接続されておりおのおのが
ダイオードとして接続されている５個のＭＯＳ）ランジ
スタ３１．３２．３３．３４．３５と、デプレッション
型ＭＯ３）ランジスタ３６とを備えている。
さらに詳しく説明すると、デプレッション型ＭＯＳトラ
ンジスタ３０は、第１の主電極が電圧Ｖｐｐに接続され
、第２の主電極がＭＯＳ）ランジスタ３１の第１の主電
極の点３７に接続されている。ＭＯＳトランジスタ３０
と３１のゲートは共に点３７に接続されている。ＭＯＳ
）ランジスタ３１の第２の主電極は、ＭＯＳ）ランジス
タ３２の第１の主電極に接続されている。デプレッショ
ン型ＭＯ３）ランジスタ３０には２つの機能がある。第
１は、ＭＯＳトランジスタ３１〜３６を電圧ｖｐＰに対
して保護する機能である。なぜなら、デプレッション型
ＭＯＳトランジスタ３０は、電圧Ｖ　Ｐｐの範囲、すな
わち２０ボルトの電圧に耐えることのできる、他のＭＯ
Ｓ）ランジスタよりも大きな容量を有するからである。
第２は、ＭＯＳトランジスタ列における電流値、従って
、電圧Ｖ　ｒ　＠ｆの値をモニタする機能である。
カスケード接続されたＭＯＳ）ランジスタ３１．３２．
３３．３４．３５の各制御ゲートは自身のドレインに接
続されている。各ＭＯＳトランジスタは従ってダイオー
ドを形成する。このため、このＭＯＳトランジスタ１つ
ごとに電位が正確にＶ、ずつ低下する。さらに、ＭＯＳ
トランジスタ３５の第２の主電極はデプレッンヨン型Ｍ
Ｏ３）ランジスタ３６の第１の主電極に接続されている
。このデプレッション型ＭＯＳトランジスタ３６の第２
の主電極とゲートは電圧Ｖｓｓに接続されている。従っ
て、デプレッション型ＭＯ３）ランジスタ３６は常に導
通状態である。このデプレッション型ＭＯ３）ランジス
タ３６は、Ｖ　ｐｐからの電流をＶ　ｓ　ｓに向けて流
して、電圧Ｖ　ｒ　＠ｆをより安定させる。Ｖ　ｒ　ｅ
　ｆは参照電圧であり、この経路にほとんど電流は流れ
ていない。
上記の構成にすると、点３８において参照電圧Ｖ　ｒ　
ｅ　ｆをＶｐｐ　　５Ｖｔ　とすることができる。この
とき、ＶＴ　１ｔ５Ｖｔ　＝Ｖｐｐ　（１−Ｔ）となる
ようにする。
この回路は、以下の特殊なケースについて製作された。
すなわち、 Ｖ、、＝２２ボルト ｒ　　＝０．７ Ｖ７　＝ＶＴＯ＋ＫＢ　φ、＝１．２ボルト（Ｋ　Ｂは
基板効果の係数） 上記の場合には、ＭＯＳ）ランジスタのＶＴｏが０．９
ボルトとなるようにしたが、ソースの電位がＶ　ｓ　ｓ
よりも高いと基板効果が加わって、ＶＴとして１．２ボ
ルトが得られる。
当業者であれば、参照電圧を得るのに他の回路、例えば
電圧上昇回路や電荷ポンプ回路のほか、メモリセルまた
は他の要素を備え、所定の閾値を有するトランジスタを
用いたより複雑な回路を使用することを容易に考えつく
であろう。
【図面の簡単な説明】
第１図は、本発明を適用した集積回路の様々な部分を示
すブロックダイヤグラムであり、第２図は、第１のメモ
リ領域のメモリセルとこのメモリセルに接続された制御
回路の一実施例の回路図であり、 第３Ａ図と第３Ｂ図は、それぞれ、第２図のメモリセル
の断面図と平面図であり、 第４Ａ図と第４Ｂ図は、それぞれ、本発明のシミュレー
ションセルの断面図と平面図であり、第５図は、制御回
路が接続された、第４Ａ図と第４Ｂ図のシミュレーショ
ンセルの回路図である。 （主な参照番７号） １．２０・・ フローティングゲートＭＯ３）ランジスタ、２．３・・
主電極、 ４．２１・・フローティングゲート、 ５・・制御ゲート、 ６．６′　・・行アドレスデコーダ、 ７・・列アドレスデコーダ、 ８、１２．３１．３２．３３．３４．３５・・ＭＯＳ）
ランジスタ、 ９・・センス増幅器、 １０・・プログラム制御回路、 １１、３０．３６ ・・デプレッション型ＭＯ３）ランジスタＣ・　・メモ
リ付カード、 ＣＯＭＰ・・確認用比較器、 Ｍ・・不揮発性メモリ、 ＭＰ・・マイクロプロセッサ、 Ｚｌ、Ｚ２．Ｚ３・・メモリ領域 特許出願人　　トムソン　コンポザン　ミリテールエ　
スノ寸ジオ−

Claims (3)

    【特許請求の範囲】
  1. （１）−許可されたデータを特に記憶する電気的にプロ
    グラム可能な不揮発性メモリと、 −集積回路をデータ転送装置に接続するための入出力手
    段と、 −上記入出力手段と上記不揮発性メモリの間に接続され
    る処理手段と を少なくとも備え、該処理手段は、特に、上記入出力手
    段を通して入力された秘密コードすなわちアクセスキー
    を上記許可データと比較するための確認用比較器を備え
    、該確認用比較器は、入力されたコードが正しくないか
    正しいかに応じて第１の不揮発性メモリ領域にエラービ
    ットを記憶させ且つ第２の不揮発性メモリ領域にアクセ
    スビットを記憶させる手段に接続されている、秘密デー
    タの記憶および処理用集積回路において、 第２のメモリ領域は、シミュレーションセルと呼ばれる
    単一のセルを備え、該シミュレーションセルは、アクテ
    ィブになると第１のメモリ領域のまだプログラムされた
    ことのないメモリセルと同じ電流を消費することを特徴
    とする集積回路。
  2. （２）第１のメモリ領域は不揮発性メモリを備え、この
    不揮発性メモリのメモリセルはフローティングゲートト
    ランジスタで構成され、上記シミュレーションセルはフ
    ローティングゲートトランジスタで構成され、このフロ
    ーティングトランジスタのフローティングゲートは制御
    ゲートと短絡され、このフローティングゲートトランジ
    スタは、ゲート−ソース間電圧が第１のメモリ領域のメ
    モリセルのゲート−ソース間電圧と同じであることを特
    徴とする特許請求の範囲第１項に記載の集積回路。
  3. （３）上記シミュレーションセルのゲート−ソース間電
    圧は、このシミュレーションセルの制御ゲートに、第１
    のメモリ領域のメモリセルに印加される書込み制御電圧
    ×γに等しい書込み制御電圧を印加することにより得ら
    れ、γはフローティングゲートトランジスタの結合係数
    であることを特徴とする特許請求の範囲第２項に記載の
    集積回路。
JP62146814A 1986-06-13 1987-06-12 不正防止装置を備える、秘密デ−タの記憶および処理用集積回路 Pending JPS6380351A (ja)

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EP0251853A1 (fr) 1988-01-07
US4813024A (en) 1989-03-14
DE3777701D1 (de) 1992-04-30
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