JPH10199265A

JPH10199265A - 半導体集積回路装置、半導体集積回路装置のデータ読み出し禁止方法および集積回路型記憶媒体システム

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Publication number: JPH10199265A
Application number: JP34903696A
Authority: JP
Inventors: Seiichi Aritome; 誠一有留
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-12-26
Filing date: 1996-12-26
Publication date: 1998-07-31
Anticipated expiration: 2016-12-26
Also published as: KR100358310B1; KR19980064690A; US6061280A; JP3967409B2

Abstract

(57)【要約】【課題】記憶しているデータを保護する動作を行える
半導体集積回路装置を提供すること。【解決手段】ビット線電位の供給点（Ｄ）と、ソース
電位の供給点（Ｓ）との間に直列に接続される、しきい
値可変型のメモリ素子（M1〜Mn）を含むメモリセル
（５）を有し、メモリセル（５）からデータを読み出す
時、読み出し選択されたメモリセル（５）に含まれてい
るメモリ素子（M1〜Mn）の少なくとも１つに、このメモ
リ素子（M1）を非導通状態とする電圧を供給し、データ
の読み出しを禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性の半導
体記憶装置を有する半導体集積回路装置に係わり、特に
記憶されているデータの保護に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置の分野で、浮遊
ゲートを有するＭＯＳＦＥＴ構造のメモリセルを用いた
電気的なデータの書き替え可能な不揮発性半導体記憶装
置は、ＥＥＰＲＯＭとして知られている。この種のＥＥ
ＰＲＯＭのメモリセルアレイは、互いに交差する行線
（ワード線）と列線（ビット線）との各交点に、メモリ
セルを配置することで構成される。一般的なＥＥＰＲＯ
Ｍのパターンでは、二つのメモリセルのドレインを共通
とし、ここに列線がコンタクトされる。

【０００３】これに対し、ドレインと列線とのコンタク
トを減らし、メモリセルの集積密度を向上させたＥＥＰ
ＲＯＭとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮ
Ｄ型ＥＥＰＲＯＭは、複数のメモリトランジスタを直列
に接続して構成されるユニットセル（以下、ＮＡＮＤセ
ル）を有する。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルア
レイは、選択ゲート線と制御ゲート線とを含む行線と列
線との各交点に、ＮＡＮＤセルを配置することで構成さ
れる。そして、例えば二つのＮＡＮＤセルのドレインを
共通とし、ここに列線をコンタクトする。

【０００４】ＮＡＮＤセルでは、各メモリ素子の浮遊ゲ
ートから、電子を一括して放出させてデータを消去した
後（一括消去）、書き込み選択したメモリ素子の浮遊ゲ
ートだけに、書き込みデータに応じて電子を注入する、
選択書き込みが行われる。

【０００５】一括消去時には、各メモリ素子の制御ゲー
トの電位をそれぞれ“Ｌ”レベルとし、ウェルの電位を
“Ｈ”レベルとする。これにより、各メモリ素子の浮遊
ゲートからは、電子がウェルに引き抜かれる。

【０００６】選択書き込み時には、データを、ソース側
のメモリ素子から、ドレイン側のメモリ素子へ、順番に
書き込んでいく。その場合、書き込み選択されたメモリ
素子のドレインの電位を、書き込みデータに応じて
“Ｌ”レベルか、“Ｌ”レベルと“Ｈ”レベルとの中間
のレベルかのいずれかとし、その制御ゲートの電位を
“Ｈ”レベルとする。そして、ドレインの電位が“Ｌ”
レベルのときには、浮遊ゲートに電子が注入される。

【０００７】なお、非選択メモリ素子のうち、選択され
たメモリ素子よりも、ドレイン側にあるメモリ素子で
は、その制御ゲートの電位を、ドレインに印加される、
上記中間のレベルの電位と同程度とする。ＭＯＳＦＥＴ
では、ドレインに印加された電圧が、ゲートに印加され
た電圧から、ＭＯＳＦＥＴのしきい値を引いた電圧まで
しか、ソースに伝達されないからである。

【０００８】読み出し時には、非選択メモリ素子の制御
ゲートに、電源電位ＶＣＣ（＝４．５〜５．５Ｖ）を印
加し、浮遊ゲートに電子が注入されているか否かに関わ
らず、非選択メモリ素子をオンさせる。そして、読み出
し選択されたメモリ素子の制御ゲートには、０Ｖを印加
する。これにより、読み出し選択されたメモリ素子は、
浮遊ゲートに電子が注入されているか否かに応じて、オ
ンか、オフかのいずれかの状態を取る。これにより、メ
モリ素子に記憶されているデータを、読み出す。

【０００９】しかしながら、従来のＮＡＮＤ型ＥＥＰＲ
ＯＭでは、ＥＥＰＲＯＭに機密データを記憶させ、特殊
な信号を入れたときのみ、ＥＥＰＲＯＭから機密データ
を読み出し可能とする動作ができなかった。即ち、記憶
しているデータを保護する動作（読み出しを禁止する動
作）ができなかった。

【００１０】これは、ＮＡＮＤ型だけでなく、一般的な
ＮＯＲ型、ＮＯＲセルを持つＡＮＤ型、ＤＩＮＯＲ型の
いずれにおいても、同様である。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置では、特殊な場合のみデータの
読み出しを可能とし、それ以外の場合には、データの読
み出しを禁止するような動作ができなかった。

【００１２】この発明は、上記の事情に鑑みて為された
もので、その目的は、記憶しているデータを保護する動
作を行える半導体集積回路装置、半導体集積回路装置の
データ読み出し禁止方法、およびその半導体集積回路装
置を用いた集積回路型記憶媒体システムを提供すること
にある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、ビット線電位の供給点と
ソース電位の供給点との間に直列に接続される、しきい
値可変型のメモリ素子を含むメモリセルを有し、前記メ
モリセルからデータを読み出す時、読み出し選択された
メモリセルに含まれている前記メモリ素子の少なくとも
１つに、このメモリ素子を非導通状態とする電圧を供給
し、前記データの読み出しを禁止する動作を行うモード
を有することを特徴とする。

【００１４】請求項１に係る発明であると、読み出し選
択されたメモリセルに含まれているメモリ素子の少なく
とも１つを非導通状態とすることで、読み出し選択され
たメモリセルからは、正しいデータを読み出せない状態
が得られる。これにより、メモリセルに記憶されたデー
タは、保護される。

【００１５】また、請求項２に係る発明では、請求項１
に係る発明において、前記メモリ素子を非導通状態とす
る電圧を、前記メモリ素子がとる最も低いしきい値より
も低い電圧とし、前記メモリ素子のゲートに供給するこ
とを特徴とする。

【００１６】請求項２に係る発明であると、メモリ素子
に、データが記憶されていても、メモリ素子を、確実に
非導通状態とすることができる。

【００１７】また、請求項３に係る発明では、請求項１
に係る発明において、前記メモリ素子を非導通状態とす
る電圧が供給されるメモリ素子のしきい値が読み出し基
準電圧よりも高いとき、前記メモリ素子を非導通状態と
する電圧を、前記読み出し基準電圧とし、前記メモリ素
子のゲートに供給することを特徴とする。

【００１８】請求項３に係る発明であると、メモリ素子
のゲートに、読み出し基準電圧を供給して、メモリ素子
を非導通状態とするので、特殊な電圧を使用せずに、読
み出しを禁止する動作を行うことができる。

【００１９】また、請求項４に係る発明では、請求項３
に係る発明において、前記読み出し基準電圧は、０Ｖで
あることを特徴とする。

【００２０】請求項４に係る発明であると、読み出し基
準電圧の具体的な値を提供できる。また、請求項５に係
る発明では、請求項１乃至請求項４のいずれか一つに係
る発明において、前記メモリ素子を非導通状態とする電
圧が供給されるメモリ素子に、読み出し禁止か否かを判
別する情報を記憶させておくことを特徴とする。

【００２１】請求項５に係る発明であると、読み出し禁
止か否かを判別する情報を、メモリ素子に記憶させるの
で、例えば読み出しの禁止を、アドレス単位で設定でき
るなど、読み出しの禁止の設定に対する自由度が増す。

【００２２】また、上記目的を達成するために、請求項
６に係る発明では、ビット線電位の供給点とソース電位
の供給点との間に互いに並列に接続される、しきい値可
変型のメモリ素子を含むメモリセルを有し、前記メモリ
セルからデータを読み出す時、読み出し選択されたメモ
リセルに含まれている前記メモリ素子の少なくとも１つ
に、このメモリ素子を導通状態とする電圧を供給し、前
記データの読み出しを禁止する動作を行うモードを有す
ることを特徴とする。

【００２３】請求項６に係る発明であると、読み出し選
択されたメモリセルに含まれているメモリ素子の少なく
とも１つを導通状態とすることで、読み出し選択された
メモリセルからは、正しいデータを読み出せない状態が
得られる。これにより、メモリセルに記憶されたデータ
は、保護される。

【００２４】また、請求項７に係る発明では、請求項６
に係る発明において、前記メモリ素子を導通状態とする
電圧を、前記メモリ素子がとる最も高いしきい値よりも
高い電圧とし、前記メモリ素子のゲートに供給すること
を特徴とする。

【００２５】請求項７に係る発明であると、メモリ素子
に、データが記憶されていても、メモリ素子を、確実に
導通状態とすることができる。

【００２６】また、請求項８に係る発明では、請求項６
に係る発明において、前記メモリ素子を導通状態とする
電圧が供給されるメモリ素子のしきい値が読み出し基準
電圧よりも低いとき、前記メモリ素子を導通状態とする
電圧を、前記読み出し基準電圧とし、前記メモリ素子の
ゲートに供給することを特徴とする。

【００２７】請求項８に係る発明であると、メモリ素子
のゲートに、読み出し基準電圧を供給して、メモリ素子
を導通状態とするので、特殊な電圧を使用せずに、読み
出しを禁止する動作を行うことができる。

【００２８】また、請求項９に係る発明では、請求項８
に係る発明において、前記読み出し基準電圧は、電源電
圧であることを特徴とする。

【００２９】請求項９に係る発明であると、読み出し基
準電圧の具体的な値を提供できる。また、請求項１０に
係る発明では、請求項６乃至請求項９いずれか一つに係
る発明において、前記メモリ素子を導通状態とする電圧
が供給されるメモリ素子に、読み出し禁止か否かを判別
する情報を記憶させておくことを特徴とする。

【００３０】請求項１０に係る発明であると、読み出し
禁止か否かを判別する情報を、メモリ素子に記憶させる
ので、例えば読み出しの禁止を、アドレス単位で設定で
きるなど、読み出しの禁止の設定に対する自由度を増す
ことができる。

【００３１】上記目的を達成するために、請求項１１に
係る発明では、ビット線とソース線との間に互いに並列
に接続され、しきい値可変型のメモリ素子を含む複数の
ブロックと、前記ブロックのビット線電位の供給点、お
よびソース電位の供給点の少なくとも一方に設けられ
た、このブロックを選択する選択素子とを含むメモリセ
ルを有し、前記メモリセルからデータを読み出す時、選
択された選択素子に、この選択素子を非導通状態とする
電圧を供給し、前記データの読み出しを禁止する動作を
行うモードを有することを特徴とする。

【００３２】請求項１１に係る発明であると、読み出し
選択された選択素子を非導通状態とすることで、読み出
し選択されたメモリセルからは、正しいデータを読み出
せない状態が得られる。これにより、メモリセルに記憶
されたデータは、保護される。

【００３３】また、請求項１２に係る発明では、請求項
１１に係る発明において、前記選択素子を非導通状態と
する電圧を、前記選択素子のしきい値よりも低い電圧と
し、前記選択素子のゲートに供給することを特徴とす
る。

【００３４】請求項１２に係る発明であると、選択素子
を、確実に非導通状態とすることができる。

【００３５】また、請求項１３に係る発明では、請求項
１１に係る発明において、前記選択素子のしきい値が０
Ｖよりも高いとき、前記選択素子を非導通状態とする電
圧を、０Ｖとし、前記選択素子のゲートに供給すること
を特徴とする。

【００３６】請求項１３に係る発明であると、選択素子
のゲートに、０Ｖを供給して、選択素子を非導通状態と
するので、特殊な電圧を使用せずに、読み出しを禁止す
る動作を行うことができる。

【００３７】また、請求項１４に係る発明では、請求項
１１乃至請求項１３いずれか一つに係る発明において、
前記ブロックは、前記ビット線電位の供給点と前記ソー
ス電位の供給点との間に、電流通路を接続した１つのメ
モリ素子、前記ビット線電位の供給点と前記ソース電位
の供給点との間に、電流通路を互いに直列に接続した複
数のメモリ素子を含むＮＡＮＤセル、前記ビット線電位
の供給点と前記ソース電位の供給点との間に、電流通路
を互いに並列に接続した複数のメモリ素子を含むＮＯＲ
セル、のいずれかから構成されていることを特徴とす
る。

【００３８】請求項１４に係る発明であると、ブロック
の具体的な構成例が提供される。

【００３９】上記目的を達成するために、請求項１５に
係る発明では、ビット線とソース線との間に互いに並列
に接続され、しきい値可変型のメモリ素子を含む複数の
ブロックと、前記ブロックのビット線電位の供給点、お
よびソース電位の供給点の少なくとも一方に設けられ
た、このブロックを選択する選択素子とを含むメモリセ
ルを有し、前記メモリセルからデータを読み出す時、読
み出し選択されたメモリセルに含まれるメモリ素子の少
なくとも１つに、このメモリ素子を、非導通状態もしく
は導通状態とする電圧を供給し、前記データの読み出し
を禁止する動作を行うモードを有することを特徴とす
る。

【００４０】請求項１５に係る発明であると、読み出し
選択されたメモリセルに含まれているメモリ素子の少な
くとも１つが、非導通状態、もしくは導通状態となり、
読み出し選択されたメモリセルからは、正しいデータを
読み出せない状態が得られる。これにより、メモリセル
に記憶されたデータは、保護される。

【００４１】また、請求項１６に係る発明では、請求項
１５に係る発明において、前記ブロックは、前記ビット
線電位の供給点と前記ソース電位の供給点との間に、電
流通路を互いに直列に接続した複数のメモリ素子を含む
ＮＡＮＤセルであり、前記ＮＡＮＤセルを構成するメモ
リ素子のうち、非選択のメモリ素子のゲートに、このメ
モリ素子がとる最も低いしきい値よりも低い電圧を供給
して、前記データの読み出しを禁止する動作を行うこと
を特徴とする。

【００４２】請求項１６に係る発明であると、メモリセ
ルがＮＡＮＤセルを有しているとき、メモリ素子に、デ
ータが記憶されていても、確実に非導通状態とでき、読
み出しを禁止する動作を、確実に行なうことができる。

【００４３】また、請求項１７に係る発明では、請求項
１５に係る発明において、前記ブロックは、前記ビット
線電位の供給点と前記ソース電位の供給点との間に、電
流通路を互いに直列に接続した複数のメモリ素子を含む
ＮＡＮＤセルであり、前記ＮＡＮＤセルを構成するメモ
リ素子の少なくとも一つに、読み出し禁止であるか否か
を判別する判別用のメモリ素子を設け、前記判別用のメ
モリ素子のゲートに、読み出し基準電圧を供給して、前
記データの読み出しを禁止する動作を行うことを特徴と
する。

【００４４】請求項１７に係る発明であると、判別用の
メモリ素子を設けることで、例えば特殊な電圧を使用せ
ずに読み出しを禁止する動作を行なうことが可能とな
る。

【００４５】また、請求項１８に係る発明では、請求項
１７に係る発明において、前記判別用のメモリ素子に、
読み出し禁止か否かを判別する情報を記憶させておくこ
とを特徴とする。

【００４６】請求項１８に係る発明であると、読み出し
禁止か否かを判別する情報を、メモリ素子に記憶させる
ので、例えば読み出しの禁止を、アドレス単位で設定で
きるなど、読み出しの禁止の設定に対する自由度が増
す。

【００４７】また、請求項１９に係る発明では、請求項
１５に係る発明において、前記ブロックは、前記ビット
線電位の供給点と前記ソース電位の供給点との間に、電
流通路を互いに並列に接続した複数のメモリ素子を含む
ＮＯＲセルであり、前記ＮＯＲセルを構成するメモリ素
子のうち、非選択のメモリ素子のゲートに、このメモリ
素子がとる最も高いしきい値よりも高い電圧を供給し
て、前記データの読み出しを禁止する動作を行なうこと
を特徴とする。

【００４８】請求項１９に係る発明であると、メモリセ
ルがＮＯＲセルを有しているとき、メモリ素子に、デー
タが記憶されていても、確実に導通状態とでき、読み出
しを禁止する動作を、確実に行なうことができる。

【００４９】また、請求項２０に係る発明では、請求項
１５に係る発明において、前記ブロックは、前記ビット
線電位の供給点と前記ソース電位の供給点との間に、電
流通路を互いに並列に接続した複数のメモリ素子を含む
ＮＯＲセルであり、前記ＮＯＲセルを構成するメモリ素
子の少なくとも一つに、読み出し禁止であるか否かを判
別する判別用のメモリ素子を設け、前記判別用のメモリ
素子のゲートに、読み出し基準電圧を供給して、前記デ
ータの読み出しを禁止する動作を行うことを特徴とす
る。

【００５０】請求項２０に係る発明であると、判別用の
メモリ素子を設けることで、例えば特殊な電圧を使用せ
ずに読み出しを禁止する動作を行なうことが可能とな
る。

【００５１】また、請求項２１に係る発明では、請求項
２０に係る発明において、前記判別用のメモリ素子に、
読み出し禁止か否かを判別する情報を記憶させておくこ
とを特徴とする。

【００５２】請求項２１に係る発明であると、読み出し
禁止か否かを判別する情報を、メモリ素子に記憶させる
ので、例えば読み出しの禁止を、アドレス単位で設定で
きるなど、読み出しの禁止の設定に対する自由度が増
す。

【００５３】また、請求項２２に係る発明では、前記ビ
ット線電位の供給点と前記ソース電位の供給点との間
に、読み出し禁止であるか否かを判別する判別用の選択
素子を少なくとも一つ設け、前記判別用の選択素子のゲ
ートに、前記判別用の選択素子を非導通状態、もしくは
導通状態とする電圧を供給して、前記データの読み出し
を禁止する動作を行うことを特徴とする。

【００５４】請求項２２に係る発明であると、判別用の
選択素子を設け、これを非導通状態、もしくは導通状態
とすることで、読み出し選択されたメモリセルからは、
正しいデータを読み出せない状態が得られる。これによ
り、メモリセルに記憶されたデータは、保護される。

【００５５】上記目的を達成するために、請求項２３に
係る半導体集積回路装置のデータ読み出し禁止方法で
は、メモリセルアレイの任意なアドレスに対して、デー
タの読み出しの禁止を登録する工程と、前記メモリセル
アレイの任意なアドレスに対して、データの読み出しを
要求する工程と、前記読み出し要求されたアドレスが、
読み出し禁止登録されているか否かを判別する工程と、
前記読み出し要求されたアドレスが、読み出し禁止登録
されていない場合、前記読み出し要求された、前記メモ
リセルアレイのアドレスに対して読み出し可の電圧をセ
ットする工程と、前記読み出し要求されたアドレスが、
読み出し禁止登録されている場合、少なくとも前記読み
出し要求されたアドレスに対して読み出し不可の電圧を
セットする、および読み出し不可を示す出力を行う、の
いずれかの動作により、読み出しを禁止する工程とを具
備することを特徴とする。

【００５６】請求項２３に係る発明であると、メモリセ
ルアレイの任意なアドレスに対して、データの読み出し
の禁止を登録するので、例えばデータの読み出しの禁止
に関し、自由度が増す。

【００５７】上記目的を達成するために、請求項２４に
係る半導体集積回路装置のデータの読み出し禁止方法で
は、メモリセルアレイを含む半導体集積回路装置チップ
に、チップ情報を登録する工程と、前記半導体集積回路
装置チップに、照合情報を入力し、入力した照合情報
と、前記チップ情報とを照合する工程と、前記半導体集
積回路装置チップのメモリセルアレイに対して、データ
の読み出しを要求する工程と、前記照合情報と前記チッ
プ情報とが不一致のとき、前記メモリセルアレイに対し
て読み出し不可の電圧をセットする、および読み出し不
可を示す出力を行う、のいずれかの動作により、読み出
しを禁止する状態を得る工程と、前記照合情報と前記チ
ップ情報とが合致のとき、前記メモリセルアレイに対し
て、前記読み出しを禁止する状態を解除する工程とを具
備することを特徴とする。

【００５８】請求項２４に係る発明であると、照合情報
とチップ情報とが合致したときに、データを読み出せ、
記憶しているデータの機密性が高まる。

【００５９】上記目的を達成するために、請求項２５に
係る集積回路型記憶媒体システムでは、メモリセルアレ
イを含み、このメモリセルアレイに対して読み出し不可
の電圧をセットする、および読み出し不可を示す出力を
行う、のいずれかの動作により、読み出しを禁止する状
態を得る機能と、外部から照合情報を受領し、この照合
情報を内部に登録されているチップ情報と照合し、前記
照合情報と前記チップ情報とが合致のとき、前記読み出
しを禁止する状態を解除する機能とを含む集積回路型記
憶媒体と、前記集積回路型記憶媒体に、照合情報を送信
するとともに、データの読み出しを要求し、前記集積回
路型記憶媒体からの応答を受領する機能を含む処理装置
とを含むことを特徴とする。

【００６０】請求項２５に係る発明であると、集積回路
型記憶媒体の分野において、集積回路型記憶媒体が記憶
しているデータを、照合情報とチップ情報とが合致した
ときに、読み出すことが可能となる。よって、集積回路
型記憶媒体のデータの機密性を高めることができる。

【００６１】

【発明の実施の形態】以下、図面を参照して、この発明
を、実施の形態により説明する。

【００６２】［第１の実施の形態］図１は、この発明の
第１の実施の形態に係るＥＥＰＲＯＭのブロック図であ
る。

【００６３】まず、ＥＥＰＲＯＭの基本的なブロック構
成を説明する。

【００６４】図１に示すように、ＥＥＰＲＯＭチップ１
は、メモリセルアレイ２を有している。メモリセルアレ
イ２には、行線（ＷＬ）３と列線（ＢＬ）４とがそれぞ
れ形成され、行線３と列線４との交点には、メモリセル
５が配置される。メモリセル５は、一つのメモリトラン
ジスタで構成される場合（ＮＯＲ型）と、複数のメモリ
トランジスタで構成される場合（ＮＡＮＤ型、ＡＮＤ
型、ＤＩＮＯＲ型など）との二通りがある。ロウデコー
ダ６は、ロウアドレス信号をデコードし、活性化させる
行線３を選ぶ。活性化された行線３に接続されたメモリ
セル５は、列線４に、記憶内容に応じたデータを出力す
る。センスアンプ７は、列線４に出力されたデータを増
幅／保持する。カラムデコーダ８は、カラムアドレス信
号をデコードし、列線４を選択する。選択された列線４
からは、センスアンプ７により増幅／保持されたデータ
が出力される。

【００６５】上記ブロック構成を有するＥＥＰＲＯＭを
アクセスしたとき、この発明は、データを正常に読み出
せる、通常読み出し動作と、データを正常に読み出せな
い、読み出し禁止動作との、二通りの動作を行う。

【００６６】以下、二通りの動作を、ＮＡＮＤ型ＥＥＰ
ＲＯＭを例にとり、具体的に説明する。

【００６７】図２は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイ２の等価回路図である。ＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルアレイ２の特徴的なところは、メモリ
セル５が、ビット線（列線）ＢＬとソース線SOURCEとの
間に、互いに直列接続される複数のメモリトランジスタ
により構成された、ユニットセル（以下、ＮＡＮＤセ
ル）を含むことである。

【００６８】図２に示すように、メモリセル５は、互い
に直列に接続された複数のメモリトランジスタＭ１〜Ｍ
ｎにより構成されるＮＡＮＤセル１００と、ＮＡＮＤセ
ル１００のドレイン端Ｄと、ビット線ＢＬ１との間に直
列に接続された選択トランジスタＳ１により構成される
ドレイン側選択ゲート１０２と、ＮＡＮＤセル１００の
ソース端Ｓと、ソース線SOURCEとの間に直列に接続され
た選択トランジスタＳ２により構成されるソース側選択
ゲート１０４とを有している。

【００６９】また、ＮＡＮＤ型の場合、図１に示す行線
３の１本は、複数の制御ゲート線ＣＧ１〜ＣＧｎ、並び
に２つの選択ゲート線ＳＧ１、ＳＧ２に対応する。列線
４の１本は、ビット線の１本（ＢＬ１、もしくはＢＬ
２）に対応する。

【００７０】図３は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイ２の平面図である。

【００７１】図４（Ａ）は、図３中の４Ａ−４Ａ線に沿
う断面図、図４（Ｂ）は、図３中の４Ｂ−４Ｂ線に沿う
断面図である。

【００７２】図３、図４（Ａ）、（Ｂ）それぞれに示す
ように、Ｎ型のシリコン基板（N-sub ）２００（もしく
はＮ型のウェル領域）には、Ｐ型のウェル領域（P-wel
l）２０２が形成されている。ウェル領域２０２の表面
には、フィールド酸化膜（ＳｉＯ₂）２０４が形成され
ている。フィールド酸化膜２０４は、ウェル領域２０２
の表面に素子領域を区画する。フィールド酸化膜２０４
により区画されたウェル領域２０２には、メモリトラン
ジスタＭ１〜Ｍｎ、並びに選択トランジスタＳ１、Ｓ２
がそれぞれ形成される。メモリトランジスタＭ１〜Ｍｎ
の一つの例は、ウェル領域２０２上に、トンネル酸化膜
（ＳｉＯ₂）２０６、浮遊ゲート２０８、浮遊ゲート〜
制御ゲート間絶縁膜（例えばＳｉＯ₂／Ｓｉ₃Ｎ₄／Ｓ
ｉＯ₂の３層膜）２１０、および制御ゲート２１２（Ｃ
Ｇ）を順次形成した、浮遊ゲート型のＭＯＳトランジス
タである。また、選択トランジスタＳ１、Ｓ２の一つの
例は、ウェル領域２０２上に、ゲート酸化膜（Ｓｉ
Ｏ₂）２１４、ゲート（ＳＧ）２１６を形成した、通常
型のＭＯＳトランジスタである。

【００７３】選択トランジスタＳ１のＮ型ドレイン領域
２１８は、ウェル領域２０２内に形成されて、ビット線
（ＢＬ１）２２０に接続される。そのＮ型ソース領域２
２２は、ウェル領域２０２内に形成されて、メモリトラ
ンジスタＭ１のＮ型ソース／ドレイン領域の一方と共有
される。メモリトランジスタＭ１の、他方のＮ型ソース
／ドレイン領域２２４₁は、メモリトランジスタＭ２
の、Ｎ型ソース／ドレイン領域の一方と共有される。メ
モリトランジスタＭ２の、他方のＮ型ソース／ドレイン
領域２２４₂は、メモリトランジスタＭ３の、Ｎ型ソー
ス／ドレイン領域の一方と共有される。以下、同様のパ
ターンを、メモリトランジスタＭｎまで繰り返す。選択
トランジスタＳ２のＮ型ドレイン領域２２６は、メモリ
トランジスタＭｎのソース／ドレイン領域の他方と共有
され、そのＮ型ソース領域（SOURCE）２２８は、ウェル
領域２０２内に行方向に形成されて、他の選択トランジ
スタのＮ型ソース領域（SOURCE）と共有される。

【００７４】次に、第１の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＣＧ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【００７５】図５に、第１の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【００７６】なお、図５に示すように、第１の実施の形
態においては、例えば一括消去動作および選択書き込み
動作はそれぞれ、従来、知られている動作で良い。した
がって、以下の説明は、従来と特に異なっている動作に
ついてのみ、詳細に行うことにする。

【００７７】（通常読み出し動作）図５に示すように、
通常読み出し動作では、選択ゲートＳＧ１、ＳＧ２にそ
れぞれ、５Ｖ（電源電位ＶＣＣレベル）を与え、選択ト
ランジスタＳ１、Ｓ２をそれぞれオンさせる。読み出し
選択された制御ゲートＣＧ２には読み出し基準電位０Ｖ
を印加し、他の非選択の制御ゲートＣＧ１、ＣＧ３、Ｃ
Ｇ４にはそれぞれ導通電位５Ｖを印加する。これによ
り、メモリトランジスタＭ１、Ｍ３、Ｍ４はそれぞれ
“オン”する。

【００７８】また、メモリトランジスタＭ２は、そのし
きい値が、読み出し基準電位０Ｖ以下であるとき“オ
ン”し、読み出し基準電位０Ｖ以上であるとき“オフ”
する。これにより、データが、“０”か“１”かが区別
される。

【００７９】（読み出し禁止動作）図５に示すように、
読み出し禁止動作では、非選択の制御ゲートのうち、少
なくとも一つに、メモリトランジスタの浮遊ゲート中の
電子の有無に関わらず、メモリトランジスタを、強制的
にオフさせる電位を印加する。メモリトランジスタを、
強制的にオフさせる電位の一つの例は、“−５Ｖ”であ
る。このような電位“−５Ｖ”を、例えば制御ゲートＣ
Ｇ１に印加することで、ＮＡＮＤセルの電流通路は、読
み出し禁止動作中、遮断される。これにより、アクセス
されようとしているメモリトランジスタＭ２からは、正
確なデータを読み出すことができなくなる。このよう
に、正確なデータを、メモリトランジスタから読み出せ
ない状態を発生させることで、読み出し禁止の状態が実
現される。

【００８０】また、第１の実施の形態に係る読み出し禁
止動作では、図５に示すように、メモリトランジスタを
強制的にオフさせる電位（以下、読み出し禁止電位とい
う）を、非選択の制御ゲートＣＧ１に与えているが、読
み出し禁止電位は、他の非選択の制御ゲートＣＧ３、Ｃ
Ｇ４などに与えることも可能である。さらに、読み出し
禁止電位は、非選択の制御ゲートの複数に与えることも
可能である。

【００８１】また、読み出し禁止電位は、図５に示すよ
うに、“−５Ｖ”としているが、メモリトランジスタ
を、強制的にオフできる電位、即ちメモリトランジスタ
がとる幾つかのしきい値のうち、最も低いしきい値より
も低い電位であればよい。例えばメモリトランジスタの
最も低いしきい値が−３Ｖであるときには、読み出し禁
止電位は、“−３Ｖ”以下であれば良い。

【００８２】［第２の実施の形態］第２の実施の形態
は、第１の実施の形態と同様なものであるが、読み出し
禁止動作のとき、メモリトランジスタではなく、選択ゲ
ートを、強制的にオフさせることが異なっている。

【００８３】図６に、第２の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【００８４】（通常読み出し動作）図６に示すように、
第１の実施の形態と同様である。

【００８５】（読み出し禁止動作）図６に示すように、
読み出し禁止動作では、選択ゲートＳＧ１、ＳＧ２それ
ぞれに、選択トランジスタＳ１、Ｓ２をオフさせる電位
を印加する。選択トランジスタＳ１、Ｓ２をオフさせる
電位の一つの例は、“０Ｖ”である。このような電位
“０Ｖ”を、選択ゲートＳＧ１、ＳＧ２にそれぞれ印加
することで、ＮＡＮＤセルの電流通路は、読み出し禁止
動作中、遮断される。これにより、アクセスされようと
しているメモリトランジスタＭ２からは、第１の実施の
形態と同様に、正確なデータを読み出すことができなく
なる。

【００８６】また、第２の実施の形態に係る読み出し禁
止動作では、図６に示すように、選択ゲートＳＧ１、Ｓ
Ｇ２にそれぞれ、選択トランジスタＳ１、Ｓ２をオフさ
せる電位を与えているが、選択ゲートＳＧ１、ＳＧ２の
いずれかに、選択トランジスタの一方をオフさせる電位
を与えるようにしても良い。

【００８７】［第３の実施の形態］第１の実施の形態で
は、非選択の制御ゲートのうちのいくつかを強制的にオ
フさせること、また、第２の実施の形態では、選択ゲー
トを強制的にオフさせることで、読み出し禁止の状態を
それぞれ実現した。この第３の実施の形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭは、読み出しを禁止するための読み出
し禁止ゲートを、メモリセルアレイ２の中に、別に設け
たものである。

【００８８】図７は、第３の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図であ
る。

【００８９】図７に示すように、読み出し禁止ゲートＣ
Ｇ０は、例えば制御ゲートＣＧ１〜ＣＧｎと並行に設け
られる。読み出し禁止ゲートＣＧ０に接続されるトラン
ジスタは、読み出し禁止動作のとき、ＮＡＮＤセルのソ
ース端Ｓと、そのドレイン端Ｄとを、遮断させる。この
第３の実施の形態では、読み出し禁止ゲートＣＧ０に接
続されるトランジスタは、メモリトランジスタと同様の
構造を有している。

【００９０】次に、第３の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＣＧ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【００９１】図８に、第３の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【００９２】（一括消去動作）図８に示すように、読み
出し禁止ゲートＣＧ０には、“０Ｖ”を印加する。

【００９３】なお、読み出し禁止ゲートＣＧ０以外の電
圧関係は、図８に示すように、従来の一括消去動作の電
圧関係と同様である。

【００９４】（選択書き込み動作）図８に示すように、
読み出し禁止ゲートＣＧ０には、“Ｖｍ（＝Ｖｐｐ／
２）”を印加する。

【００９５】なお、読み出し禁止ゲートＣＧ０以外の電
圧関係は、図８に示すように、従来の選択書き込み動作
と同様である。

【００９６】（通常読み出し動作）図８に示すように、
読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読み出
し禁止ゲートＣＧ０をゲートとするメモリトランジスタ
Ｍ０を“オン”させる。これにより、図８に示すよう
に、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【００９７】（読み出し禁止動作）図８に示すように、
読み出し禁止ゲートＣＧ０に“−５Ｖ”を印加し、読み
出し禁止ゲートＣＧ０をゲートとするメモリトランジス
タＭ０を強制的に“オフ”させる。これにより、図８に
示すように、読み出し禁止ゲートＣＧ０以外の電圧関係
を、上記通常読み出し動作と同様な電圧関係としても、
データは、正常に読み出せなくなる。

【００９８】［第４の実施の形態］第４の実施の形態
は、等価回路的には、第３の実施の形態と同様なもので
あるが、読み出し禁止ゲートに接続されるメモリトラン
ジスタに、通常読み出しか、読み出し禁止かを識別する
データを、記憶させるようにしたものである。

【００９９】図９に、第４の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１００】（一括消去動作）図９に示すように、第３
の実施の形態と同様である。

【０１０１】（選択書き込み動作）図９に示すように、
第３の実施の形態と同様である。

【０１０２】（通常読み出し動作）図９に示すように、
読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読み出
し禁止ゲートＣＧ０をゲートとするメモリトランジスタ
Ｍ０を“オン”させる。これにより、図９に示すよう
に、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【０１０３】（読み出し禁止動作）図９に示すように、
読み出し禁止ゲートＣＧ０に、“０Ｖ”を印加する。こ
の電位は、例えば図９の通常読み出し動作の欄に示す制
御ゲートＣＧ２の電位、つまり読み出し基準電位と同じ
である。

【０１０４】このとき、メモリトランジスタＭ０のしき
い値が、読み出し基準電位“０Ｖ”よりも高ければ、メ
モリトランジスタＭ０は“オフ”する。この場合は、読
み出し禁止であり、読み出し禁止ゲートＣＧ０以外の電
圧関係を、図９に示すように、通常読み出し動作と同様
な電圧関係としても、データを、正常に読み出すことが
できない。

【０１０５】また、メモリトランジスタＭ０のしきい値
が、読み出し基準電位“０Ｖ”よりも低ければ、メモリ
トランジスタＭ０は“オン”する。この場合は、読み出
し禁止ゲートＣＧ０以外の電圧関係を、上記通常読み出
し動作と同様な電圧関係とすると、データは、正常に読
み出される。

【０１０６】なお、第４の実施の形態において、読み出
し禁止ゲートＣＧ０に、導通電位“５Ｖ”を与えるよう
にすると、メモリトランジスタＭ０が記憶しているデー
タに関わらず“オン”する。このため、記憶させた読み
出し禁止の状態を、必要に応じて回避することもでき
る。

【０１０７】［第５の実施の形態］図１０は、第５の実
施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルア
レイ２の等価回路図である。

【０１０８】図１０に示すように、第５の実施の形態
は、読み出し禁止ゲートＣＧ０に接続されるトランジス
タをメモリトランジスタから、トランジスタＴ０とした
ものである。トランジスタＴ０の構造としては、通常の
トランジスタ、あるいは図１０に示すように、メモリト
ランジスタでは浮遊ゲートとなる部分を、制御ゲートに
ショートさせたものなどがある。

【０１０９】次に、第５の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＣＧ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０１１０】図１１に、第５の実施の形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１１１】（一括消去動作）図１１に示すように、読
み出し禁止ゲートＣＧ０には、“０Ｖ”を印加する。

【０１１２】なお、読み出し禁止ゲートＣＧ０以外の電
圧関係は、図１１に示すように、従来の一括消去動作の
電圧関係と同様である。

【０１１３】（選択書き込み動作）図１１に示すよう
に、読み出し禁止ゲートＣＧ０には、“Ｖｍ（＝Ｖｐｐ
／２）”を印加する。

【０１１４】なお、読み出し禁止ゲートＣＧ０以外の電
圧関係は、図１１に示すように、従来の選択書き込み動
作と同様である。

【０１１５】（通常読み出し動作）図１１に示すよう
に、読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読
み出し禁止ゲートＣＧ０をゲートとするトランジスタＴ
０を“オン”させる。これにより、図１１に示すよう
に、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【０１１６】（読み出し禁止動作）図１１に示すよう
に、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読
み出し禁止ゲートＣＧ０をゲートとするトランジスタＴ
０を“オフ”させる。これにより、図１１に示すよう
に、読み出し禁止ゲートＣＧ０以外の電圧関係を上記通
常読み出し動作と同様な電圧関係としても、データは、
正常に読み出せなくなる。

【０１１７】［第６の実施の形態］第６の実施の形態
は、図５、図６、図８、図９、図１１の読み出し禁止の
欄に示す、読み出し不可の電圧をセットできる、ＥＥＰ
ＲＯＭの第１の構成例である。

【０１１８】図１２は、第６の実施の形態に係るＥＥＰ
ＲＯＭのブロック図である。

【０１１９】図１２に示すように、チップ１には、バッ
ファ９が設けられており、このバッファ９には、読み出
し禁止コマンドが入力される。入力された読み出し禁止
コマンドは、さらにロウデコーダ６に入力される。ロウ
デコーダ６は、読み出し禁止コマンドを受けたとき、あ
るいは受けている間、図５、図６、図８、図９、図１１
の読み出し禁止の欄に示すような、読み出し不可の電圧
をセットする。

【０１２０】上記ＥＥＰＲＯＭであると、読み出し禁止
コマンドが入力されたとき、あるいは入力されている
間、読み出し禁止の状態を作ることができる。

【０１２１】また、チップ１には、読み出し禁止コマン
ドの代わりに、読み出し禁止解除コマンドを入力するよ
うにすることも可能である。この場合には、読み出し禁
止解除コマンドが入力されたとき、あるいは入力されて
いる間、通常読み出しの状態を作ることができる。

【０１２２】［第７の実施の形態］第７の実施の形態
は、図５、図６、図８、図９、図１１の読み出し禁止の
欄に示す、読み出し不可の電圧をセットできる、ＥＥＰ
ＲＯＭの第２の構成例である。

【０１２３】図１３は、第７の実施の形態に係るＥＥＰ
ＲＯＭのブロック図である。

【０１２４】図１３に示すように、チップ１には、読み
出し禁止情報を記憶するメモリ９´が設けられており、
このメモリ９´は、読み出し禁止コマンドが入力された
とき、読み出しを禁止する情報を記憶する。ロウデコー
ダ６は、メモリ９´から読み出しを禁止する情報を受け
たとき、あるいは受けている間、図５、図６、図８、図
９、図１１の読み出し禁止の欄に示すような、読み出し
不可の電圧をセットする。また、読み出しを禁止する情
報は、メモリ９´に読み出し禁止解除コマンドを入力す
ることで消去することができる。

【０１２５】上記ＥＥＰＲＯＭであると、メモリ９´
に、読み出しを禁止する情報が記憶されている間、読み
出し禁止の状態を作ることができる。

【０１２６】また、メモリ９´には、読み出しを禁止す
る情報の代わりに、読み出し禁止を解除する情報を記憶
させることもできる。この場合には、メモリ９´に、読
み出し禁止を解除する情報が記憶されている間、通常読
み出しの状態を作ることができる。

【０１２７】［第８の実施の形態］第８の実施の形態
は、図５、図６、図８、図９、図１１の読み出し禁止の
欄に示す、読み出し不可の電圧をセットできる、ＥＥＰ
ＲＯＭの第３の構成例である。この第８の実施の形態
は、読み出し不可の電圧を、メモリセルアレイ２の全体
でも、また、アドレス単位でもセットできるようにした
ものである。

【０１２８】図１４（Ａ）は、読み出し禁止アドレスの
記憶動作のアルゴリズムを示す流れ図、図１４（Ｂ）
は、読み出し禁止アドレスの解除動作のアルゴリズムを
示す流れ図、図１５は、読み出し動作のアルゴリズムを
示す流れ図である。

【０１２９】また、図１６は、図１４（Ａ）、（Ｂ）お
よび図１５に示すアルゴリズムに従った動作を可能とす
るＥＥＰＲＯＭの構成例の一つを示すブロック図であ
る。

【０１３０】以下、第８の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの各動作を説明する。（読み出し禁止アドレスを記憶させる動作）図１４
（Ａ）に示すように、まず、読み出し禁止コマンドを、
図１６に示すメモリ９´に入力する。次に、読み出し禁
止アドレスを、メモリ９´に入力する。そして、読み出
し禁止アドレスを、メモリ９´に記憶させる。

【０１３１】（読み出し動作）図１５に示すように、ま
ず、読み出しアドレスを入力する。次に、入力された読
み出しアドレスとメモリ９´に記憶されている読み出し
禁止アドレスとを比較する。

【０１３２】不一致の場合、通常の読み出し動作が行わ
れ、正常なデータが出力され、読み出し動作が終了す
る。

【０１３３】また、合致の場合、読み出し禁止動作が行
われ、図５、図６、図８、図９、図１１の読み出し禁止
の欄に示すような、読み出し不可の電圧をセットする。
その後、読み出し動作が行われるが、実際には、正常で
ないデータ（誤データ）が出力され、読み出し動作が終
了する。

【０１３４】なお、合致の場合、図１５に破線で示され
る流れのように、読み出し不可を示す出力を行って、読
み出し動作を終了させるようにしても良い。読み出し不
可を示す出力は、例えばメモリ９´から出力したり、あ
るいはメモリセルアレイ２に、読み出し不可を示す情報
を記憶するエリアを設けておき、このエリアをアクセス
し、出力すれば良い。

【０１３５】（読み出し禁止アドレスを解除する動作）
図１４（Ｂ）に示すように、まず、読み出し禁止解除コ
マンドをメモリ９´に入力する。次に、読み出し禁止解
除アドレスをメモリ９´に入力する。次に、メモリ９´
に記憶されている読み出し禁止アドレスのうち、読み出
し解除アドレスに対応したものを消去する。なお、メモ
リ９´に記憶されている読み出し禁止アドレスは、一括
して消去するようにしても良い。

【０１３６】上記ＥＥＰＲＯＭであると、読み出しアド
レスが、メモリ９´に記憶された読み出し禁止アドレス
に合致したときに、読み出し禁止の状態を作ることがで
きる。

【０１３７】また、メモリ９´には、読み出し禁止アド
レスの代わりに、読み出し禁止解除アドレスを記憶させ
ることもできる。この場合には、読み出しアドレスが、
メモリ９´に記憶された読み出し禁止解除アドレスに合
致したとき、通常読み出しの状態を作ることができる。

【０１３８】［第９の実施の形態］第９の実施の形態
は、図５、図６、図８、図９、図１１の読み出し禁止の
欄に示すような読み出し不可の電圧をセットできる、Ｅ
ＥＰＲＯＭの第４の構成例である。

【０１３９】第９の実施の形態は、読み出し禁止の状態
を、チップ１の外部から照合情報を入力し、入力された
照合情報が、チップ１が持つ情報に合致したときのみ、
解除されるようにしたものである。

【０１４０】図１７は、読み出し動作のアルゴリズムを
示す流れ図である。また、図１８は、図１７に示すアル
ゴリズムに従った動作を可能とするＥＥＰＲＯＭの構成
例の一つを示すブロック図である。

【０１４１】以下、アダプタ（ＣＰＣ）からチップ１に
アダプタ情報を入力し、入力されたアダプタ情報を、チ
ップ１が持つチップ情報に照合させる例を説明する。

【０１４２】（読み出し動作）図１７に示すように、ま
ず、アダプタ情報を、図１８に示すバッファ９に入力す
る。次に、入力されたアダプタ情報と、記憶部１１に記
憶されたチップ情報とを比較する。

【０１４３】合致の場合、通常読み出し動作が行われ、
正常なデータが出力され、読み出し動作が終了する。

【０１４４】また、不一致の場合、図５、図６、図８、
図９、図１１の読み出し禁止の欄に示すような読み出し
不可の電圧をセットする。その後、読み出し動作が行わ
れるが実際には、正常でないデータ（誤データ）が出力
され、読み出し動作が終了する。

【０１４５】なお、不一致の場合、図１７に破線で示さ
れる流れのように、読み出し不可を示す出力を行って、
読み出し動作を終了させるようにしても良い。読み出し
不可の出力は、第８の実施の形態と同様に、例えば記憶
部１１から出力したり、メモリセルアレイ２の読み出し
不可の情報を記憶するエリアをアクセスし、出力すれば
良い。

【０１４６】また、第９の実施の形態に係る入力された
アダプタ情報を、チップ情報に照合させる形態は、第６
〜第８の実施の形態で説明した形態と、互いに組み合わ
せて使用することができる。一つの例として、図１９
に、第９の実施の形態と第８の実施の形態とを組み合わ
せた例を示す。

【０１４７】上記ＥＥＰＲＯＭであると、入力されたア
ダプタ情報が、チップ情報に合致したとき、読み出し禁
止の状態を解除することができる。したがって、特定の
アダプタを用いたときのみ、データを読み出せるように
でき、データの機密性が確保される。

【０１４８】図２０に、第９の実施の形態に係るＥＥＰ
ＲＯＭを搭載したメモリカード・システムの構成例の一
つを示す。

【０１４９】図２０に示すように、集積回路型記憶媒体
としてのメモリカード２０には、図１９に示すＥＥＰＲ
ＯＭチップ１が搭載されている。メモリカード２０に
は、外部端子１２、１３、１４が設けられている。外部
端子１２には、アダプタ２２を介してアドレス入力が供
給される。同様に、外部端子１３には、アダプタ２２を
介して読み出し禁止／解除コマンド入力、およびアダプ
タ２２からアダプタ情報が供給される。外部端子１４に
はデータ出力が供給され、データ出力は外部端子１４を
介してアダプタ２２に供給される。

【０１５０】このように、第９の実施の形態に係るＥＥ
ＰＲＯＭを、例えばメモリカード２０に搭載したときに
は、そのカード２０からは、特定のアダプタ２２を用い
たときのみ、データを読み出せるようにできる。このた
め、カード２０のデータの機密性が確保される。

【０１５１】また、アダプタをＣＰＵに変え、ＣＰＵか
ら照合情報を入力し、入力された照合情報とチップ情報
とを照合させるようにしても良い。

【０１５２】図２１に、第９の実施の形態に係るＥＥＰ
ＲＯＭを用いたメモリ・システムの構成例の一つを示
す。

【０１５３】図２１に示すように、集積回路型記憶媒体
としてのメモリパッケージ２４には、図１９に示すＥＥ
ＰＲＯＭチップ１が内蔵されている。パッケージ２４に
は、外部端子１２、１３、１４が設けられている。外部
端子１２には、処理装置であるＣＰＵ２６からアドレス
入力が供給される。同様に、外部端子１３には、ＣＰＵ
２６から読み出し禁止／解除コマンド入力、および照合
情報が供給される。外部端子１４にはデータ出力が供給
され、データ出力は外部端子１４を介してＣＰＵ２２に
供給される。

【０１５４】図２１に示すように、第９の実施の形態に
係るＥＥＰＲＯＭを用いたメモリ・システムでは、シス
テムのＣＰＵが、特定の照合情報を送信したときのみ、
データを読み出せるようにできる。このため、システム
のデータの機密性が確保される。

【０１５５】［第１０の実施の形態］図２２は、この発
明の第１０の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの
メモリセルアレイ２の等価回路図である。

【０１５６】ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ
２の特徴的なところは、メモリセル５が、一つのメモリ
トランジスタ、あるいは一つのメモリトランジスタと、
このメモリトランジスタを選択する選択トランジスタと
を含むことである。

【０１５７】図２２に示すように、読み出し禁止ゲート
ＷＬ０は、例えば制御ゲートＷＬ１〜ＷＬｎと並行に設
けられる。読み出し禁止ゲートＷＬ０は、読み出し禁止
動作の間、ビット線ＢＬをソース線SOURCEにショートさ
せる。この第１０の実施の形態では、読み出し禁止ゲー
トＷＬ０に接続されるトランジスタは、メモリトランジ
スタＭ０により構成している。

【０１５８】次に、第１０の実施の形態に係るＮＯＲ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＷＬ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０１５９】図２３に、第１０の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１６０】（一括消去動作）図２３に示すように、読
み出し禁止ゲートＷＬ０には、“０Ｖ”か、“１２Ｖ”
かを印加する。あるいは“フローティング（Ｆ）”とす
る。

【０１６１】なお、読み出し禁止ゲートＷＬ０以外の電
圧関係は、図２３に示すように、従来の一括消去動作の
電圧関係と同様である。

【０１６２】また、制御ゲートＷＬ１〜ＷＬ４に、例え
ば“−８Ｖ”程度の負電圧を印加し、ソース線SOURCEの
電位を、例えば４Ｖ程度の正電位として消去することも
可能である。

【０１６３】（選択書き込み動作）図２３に示すよう
に、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加す
る。なお、読み出し禁止ゲートＷＬ０以外の電圧関係
は、図２３に示すように、従来の選択書き込み動作と同
様である。

【０１６４】（通常読み出し動作）図２３に示すよう
に、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読
み出し禁止ゲートＣＧ０をゲートとするトランジスタＭ
０を“オフ”させる。これにより、図２３に示すよう
に、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【０１６５】（読み出し禁止動作）図２３に示すよう
に、読み出し禁止ゲートＷＬ０に“１０Ｖ”を印加し、
読み出し禁止ゲートＷＬ０をゲートとするメモリトラン
ジスタＭ０を強制的に“オン”させる。これにより、図
２３に示すように、読み出し禁止ゲートＷＬ０以外の電
圧関係を、上記通常読み出し動作と同様な電圧関係とし
ても、データは、正常に読み出せなくなる。

【０１６６】［第１１の実施の形態］第１１の実施の形
態は、等価回路的には、第１０の実施の形態と同様なも
のであるが、読み出し禁止ゲートに接続されるメモリト
ランジスタに、通常読み出しか、読み出し禁止かを識別
するデータを、記憶させるようにしたものである。

【０１６７】図２４に、第１１の実施の形態に係るＮＯ
Ｒ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１６８】（一括消去動作）図２４に示すように、第
１０の実施の形態と同様である。

【０１６９】（選択書き込み動作）図２４に示すよう
に、第１０の実施の形態と同様である。

【０１７０】（通常読み出し動作）図２４に示すよう
に、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするメモリトランジ
スタＭ０を“オフ”させる。これにより、図２４に示す
ように、読み出し禁止ゲートＷＬ０以外の電圧関係を、
従来の読み出し動作と同様な電圧関係とすることによ
り、データは、正常に読み出される。

【０１７１】（読み出し禁止動作）図２４に示すよう
に、読み出し禁止ゲートＷＬ０に、“５Ｖ”を印加す
る。この電位は、例えば図２４の通常読み出し動作の欄
に示す制御ゲートＷＬ２の電位、つまり読み出し基準電
位と同じである。

【０１７２】このとき、メモリトランジスタＭ０のしき
い値が、読み出し基準電位“５Ｖ”よりも低ければ、メ
モリトランジスタＭ０は“オン”する。この場合は、読
み出し禁止であり、読み出し禁止ゲートＷＬ０以外の電
圧関係を、図２４に示すように、上記通常読み出し動作
と同様な電圧関係としても、データを、正常に読み出す
ことができない。

【０１７３】また、メモリトランジスタＭ０のしきい値
が、読み出し基準電位“５Ｖ”よりも高ければ、メモリ
トランジスタＭ０は“オフ”する。この場合は、読み出
し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出
し動作と同様な電圧関係とすると、データは、正常に読
み出される。

【０１７４】また、第１１の実施の形態において、読み
出し禁止ゲートＷＬ０に、“０Ｖ”を与えるようにする
と、メモリトランジスタＭ０が記憶しているデータに関
わらず“オフ”する。このため、記憶させた読み出し禁
止の状態を、必要に応じて回避することもできる。

【０１７５】［第１２の実施の形態］図２５は、第１２
の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭのメモリセル
アレイ２の等価回路図である。

【０１７６】図２５に示すように、第１２の実施の形態
は、読み出し禁止ゲートＷＬ０に接続されるトランジス
タを、メモリトランジスタから、トランジスタＴ０とし
たものである。トランジスタＴ０の構造としては、通常
のトランジスタ、あるいは図２５に示すように、メモリ
トランジスタでは浮遊ゲートとなる部分を、制御ゲート
にショートさせる例がある。

【０１７７】次に、第１２の実施の形態に係るＮＯＲ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＷＬ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０１７８】図２６に、第１２の実施の形態に係るＮＯ
Ｒ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１７９】（一括消去動作）図２６に示すように、読
み出し禁止ゲートＷＬ０には、“０Ｖ”か、“１２Ｖ”
かを印加する。あるいは“フローティング（Ｆ）”とす
る。

【０１８０】なお、読み出し禁止ゲートＷＬ０以外の電
圧関係は、図２６に示すように、従来の一括消去動作の
電圧関係と同様である。

【０１８１】（選択書き込み動作）図２６に示すよう
に、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加す
る。なお、読み出し禁止ゲートＷＬ０以外の電圧関係
は、図２６に示すように、従来の選択書き込み動作と同
様である。

【０１８２】（通常読み出し動作）図２６に示すよう
に、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ
０を“オフ”させる。これにより、図２６に示すよう
に、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【０１８３】（読み出し禁止動作）図２６に示すよう
に、読み出し禁止ゲートＷＬ０に“５Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ
０を“オン”させる。これにより、図２６に示すよう
に、読み出し禁止ゲートＷＬ０以外の電圧関係を上記通
常読み出し動作と同様な電圧関係としても、データは、
正常に読み出せなくなる。

【０１８４】［第１３の実施の形態］図２７は、この発
明の第１３の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの
メモリセルアレイ２の等価回路図である。

【０１８５】図２７に示すＥＥＰＲＯＭは、グランドア
レイ型と呼ばれているものである。グランドアレイ型Ｅ
ＥＰＲＯＭは、基本的にＮＯＲ型である。したがって、
読み出し禁止動作は、第１２の実施の形態と同様に行う
ことで実現できる。例えば図２７に示す読み出し禁止ゲ
ートＷＬ０に接続されたメモリトランジスタＭ０を“オ
ン”させ、図２３、図２４、図２６の読み出し禁止動作
の欄に示すような、ビット線ＢＬをソース線SOURCEにシ
ョートさせる電圧をセットすればよい。

【０１８６】また、図２７には、消去ゲートＥＧを持つ
グランドアレイ型ＥＥＰＲＯＭを示しているが、消去ゲ
ートＥＧを持たないグランドアレイ型ＥＥＰＲＯＭで
も、図２３、図２４、図２６の読み出し禁止動作の欄に
示したような、読み出し不可の電圧をセットできる。

【０１８７】また、図２７には、制御ゲートの一部を、
浮遊ゲートからチャネル長方向にオフセットさせた、ス
プリットチャネル型のグランドアレイ型ＥＥＰＲＯＭを
示しているが、スプリットチャネル型でなくても、図２
３、図２４、図２６の読み出し禁止動作の欄に示したよ
うな、読み出し不可の電圧をセットできる。

【０１８８】［第１４の実施の形態］図２８は、この発
明の第１４の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの
メモリセルアレイ２の等価回路図である。

【０１８９】ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ
２の特徴的なところは、メモリセル５が、互いに並列接
続された複数のメモリトランジスタにより構成された、
ユニットセル（以下、ＮＯＲセル）を含むことである。

【０１９０】図２８に示すように、メモリセル５は、互
いに並列に接続された複数のメモリトランジスタＭ１〜
Ｍｎにより構成されるＮＯＲセル１５０と、ＮＯＲセル
１５０のドレイン端Ｄと、ビット線ＢＬ１との間に直列
に接続された選択トランジスタＳ１により構成されるド
レイン側選択ゲート１５２と、ＮＯＲセル１５０のソー
ス端Ｓと、ソース線SOURCEとの間に直列に接続された選
択トランジスタＳ２により構成されるソース側選択ゲー
ト１５４とを有している。

【０１９１】また、ＡＮＤ型の場合、図１に示す行線３
の１本は、複数の制御ゲート線ＷＬ１〜ＷＬｎ、並びに
２つの選択ゲート線ＳＧ１、ＳＧ２に対応する。列線４
の１本は、ビット線の１本（ＢＬ１、もしくはＢＬ２）
に対応する。

【０１９２】次に、第１４の実施の形態に係るＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＷＬ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０１９３】図２９に、第１４の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０１９４】なお、図２９に示すように、第１４の実施
の形態においては、例えば一括消去動作および選択書き
込み動作はそれぞれ、従来、知られている動作で良い。
したがって、以下の説明は、従来と特に異なっている動
作についてのみ、詳細に行うことにする。

【０１９５】（通常読み出し動作）図２９に示すよう
に、通常読み出し動作では、選択ゲートＳＧ１、ＳＧ２
にそれぞれ、５Ｖ（電源電位ＶＣＣレベル）を与え、選
択トランジスタＳ１、Ｓ２をそれぞれオンさせる。読み
出し選択された制御ゲートＷＬ２には読み出し基準電位
３Ｖを印加し、他の非選択の制御ゲートＷＬ１、ＷＬ
３、ＷＬ４にはそれぞれ０Ｖを印加する。これにより、
メモリトランジスタＭ１、Ｍ３、Ｍ４はそれぞれ“オ
フ”する。

【０１９６】また、メモリトランジスタＭ２は、そのし
きい値が、読み出し基準電位３Ｖ以下であるとき“オ
ン”し、読み出し基準電位３Ｖ以上であるとき“オフ”
する。これにより、データが、“０”か“１”かが区別
される。

【０１９７】（読み出し禁止動作）図２９に示すよう
に、読み出し禁止動作では、非選択の制御ゲートのう
ち、少なくとも一つに、メモリトランジスタの浮遊ゲー
ト中の電子の有無に関わらず、メモリトランジスタを、
強制的にオンさせる電位を印加する。メモリトランジス
タを、強制的にオフさせる電位の一つの例は、“６Ｖ”
である。このような電位“６Ｖ”を、例えば制御ゲート
ＷＬ１に印加することで、ＮＯＲセル１５０のソース端
Ｓとそのドレイン端Ｄとが、読み出し禁止動作中、互い
にショートされる。これにより、アクセスされようとし
ているメモリトランジスタＭ２からは、正確なデータを
読み出すことができなくなる。

【０１９８】また、第１４の実施の形態に係る読み出し
禁止動作では、図２９に示すように、メモリトランジス
タを強制的にオンさせる電位（以下、読み出し禁止電位
という）を、非選択の制御ゲートＷＬ１に与えている
が、読み出し禁止電位は、他の非選択の制御ゲートＷＬ
３、ＷＬ４などに与えることも可能である。さらに、読
み出し禁止電位は、非選択の制御ゲートの複数に与える
ことも可能である。

【０１９９】また、読み出し禁止電位は、図２９に示す
ように、“６Ｖ”としているが、メモリトランジスタ
を、強制的にオフできる電位、即ちメモリトランジスタ
がとる幾つかのしきい値のうち、最も高いしきい値より
も高い電位であればよい。例えばメモリトランジスタの
最も高いしきい値が３Ｖ以下であるときには、読み出し
禁止電位は“３Ｖ”あれば良い。

【０２００】［第１５の実施の形態］第１５の実施の形
態は、第１４の実施の形態と同様なものであるが、読み
出し禁止動作のとき、メモリトランジスタではなく、選
択ゲートを、強制的にオフさせることが異なっている。

【０２０１】図３０に、第１５の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０２０２】（通常読み出し動作）図３０に示すよう
に、第１４の実施の形態と同様である。

【０２０３】（読み出し禁止動作）図３０に示すよう
に、読み出し禁止動作では、選択ゲートＳＧ１、ＳＧ２
それぞれに、選択トランジスタＳ１、Ｓ２をオフさせる
電位を印加する。選択トランジスタＳ１、Ｓ２をオフさ
せる電位の一つの例は、“０Ｖ”である。このような電
位“０Ｖ”を、選択ゲートＳＧ１、ＳＧ２にそれぞれ印
加することで、ＮＡＮＤセルの電流通路は、読み出し禁
止動作中、遮断される。これにより、アクセスされよう
としているメモリセルトランジスタＭ２からは、第１４
の実施の形態と同様に、正確なデータを読み出すことが
できなくなる。

【０２０４】また、第１５の実施の形態に係る読み出し
禁止動作では、図３０に示すように、選択ゲートＳＧ
１、ＳＧ２にそれぞれ、選択トランジスタＳ１、Ｓ２を
オフさせる電位を与えているが、選択ゲートＳＧ１、Ｓ
Ｇ２のいずれかに、選択トランジスタの一方をオフさせ
る電位を与えるようにしても良い。

【０２０５】［第１６の実施の形態］第１４の実施の形
態では、非選択の制御ゲートのうちのいくつかを強制的
にオンさせること、また、第１５の実施の形態では、選
択ゲートを強制的にオフさせることで、読み出し禁止の
状態をそれぞれ実現した。この第１６の実施の形態に係
るＡＮＤ型ＥＥＰＲＯＭは、読み出しを禁止するための
読み出し禁止ゲートを、メモリセルアレイ２の中に、別
に設けたものである。

【０２０６】図３１は、第１６の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図で
ある。

【０２０７】図３１に示すように、読み出し禁止ゲート
ＷＬ０は、例えば制御ゲートＷＬ１〜ＷＬｎと並行に設
けられる。読み出し禁止ゲートＷＬ０に接続されるトラ
ンジスタは、読み出し禁止動作のとき、ＮＯＲセルのソ
ース端Ｓと、そのドレイン端Ｄとを、互いにショートさ
せる。この第１６の実施の形態では、読み出し禁止ゲー
トＷＬ０に接続されるトランジスタは、メモリトランジ
スタと同様の構造を有している。

【０２０８】次に、第１６の実施の形態に係るＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＷＬ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０２０９】図３２に、第１６の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０２１０】（一括消去動作）図３２に示すように、読
み出し禁止ゲートＷＬ０には、“１５Ｖ”を印加する。

【０２１１】なお、読み出し禁止ゲートＷＬ０以外の電
圧関係は、図３２に示すように、従来の一括消去動作の
電圧関係と同様である。

【０２１２】（選択書き込み動作）図３２に示すよう
に、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加す
る。なお、読み出し禁止ゲートＷＬ０以外の電圧関係
は、図３２に示すように、従来の選択書き込み動作と同
様である。

【０２１３】（通常読み出し動作）図３２に示すよう
に、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするメモリトランジ
スタＭ０を“オフ”させる。これにより、図３２に示す
ように、読み出し禁止ゲートＷＬ０以外の電圧関係を、
従来の読み出し動作と同様な電圧関係とすることによ
り、データは、正常に読み出される。

【０２１４】（読み出し禁止動作）図３２に示すよう
に、読み出し禁止ゲートＷＬ０に“６Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするメモリトランジ
スタＭ０を強制的に“オン”させる。これにより、図３
２に示すように、読み出し禁止ゲートＷＬ０以外の電圧
関係を、上記通常読み出し動作と同様な電圧関係として
も、データは、正常に読み出せなくなる。

【０２１５】［第１７の実施の形態］第１７の実施の形
態は、等価回路的には、第１６の実施の形態と同様なも
のであるが、読み出し禁止ゲートに接続されるメモリト
ランジスタに、通常読み出しか、読み出し禁止かを識別
するデータを、記憶させるようにしたものである。

【０２１６】図３３に、第１７の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０２１７】（一括消去動作）図３３に示すように、第
１６の実施の形態と同様である。

【０２１８】（選択書き込み動作）図３３に示すよう
に、第１６の実施の形態と同様である。

【０２１９】（通常読み出し動作）図３３に示すよう
に、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするメモリトランジ
スタＭ０を“オフ”させる。これにより、図３３に示す
ように、読み出し禁止ゲートＷＬ０以外の電圧関係を、
従来の読み出し動作と同様な電圧関係とすることによ
り、データは、正常に読み出される。

【０２２０】（読み出し禁止動作）図３３に示すよう
に、読み出し禁止ゲートＷＬ０に、“３Ｖ”を印加す
る。この電位は、例えば図３３の通常読み出し動作の欄
に示す制御ゲートＷＬ２の電位、つまり読み出し基準電
位と同じである。

【０２２１】このとき、メモリトランジスタＭ０のしき
い値が、読み出し基準電位“３Ｖ”よりも低ければ、メ
モリトランジスタＭ０は“オン”する。この場合は、読
み出し禁止であり、読み出し禁止ゲートＷＬ０以外の電
圧関係を、図３３に示すように、通常読み出し動作と同
様な電圧関係としても、データを、正常に読み出すこと
ができない。

【０２２２】また、メモリトランジスタＭ０のしきい値
が、読み出し基準電位“３Ｖ”よりも高ければ、メモリ
トランジスタＭ０は“オフ”する。この場合は、読み出
し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出
し動作と同様な電圧関係とすると、データは、正常に読
み出される。

【０２２３】なお、第１７の実施の形態において、読み
出し禁止ゲートＷＬ０に、“０Ｖ”を与えるようにする
と、メモリトランジスタＭ０が記憶しているデータに関
わらず“オフ”する。このため、記憶させた読み出し禁
止の状態を、必要に応じて回避することもできる。

【０２２４】［第１８の実施の形態］図３４は、第１８
の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイ２の等価回路図である。

【０２２５】図３４に示すように、第１８の実施の形態
は、読み出し禁止ゲートＷＬ０に接続されるトランジス
タをメモリトランジスタから、トランジスタＴ０とした
ものである。トランジスタＴ０の構造としては、通常の
トランジスタ、あるいは図３４に示すように、メモリト
ランジスタでは浮遊ゲートとなる部分を、制御ゲートに
ショートさせたものなどがある。

【０２２６】次に、第１８の実施の形態に係るＡＮＤ型
ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制
御ゲートＷＬ２を選択し、これに接続されたメモリトラ
ンジスタＭ２からデータを読み出す例により、説明す
る。

【０２２７】図３５に、第１８の実施の形態に係るＡＮ
Ｄ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。

【０２２８】（一括消去動作）図３５に示すように、読
み出し禁止ゲートＷＬ０には、“１５Ｖ”を印加する。

【０２２９】なお、読み出し禁止ゲートＷＬ０以外の電
圧関係は、図３５に示すように、従来の一括消去動作の
電圧関係と同様である。

【０２３０】（選択書き込み動作）図３５に示すよう
に、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加す
る。なお、読み出し禁止ゲートＷＬ０以外の電圧関係
は、図３５に示すように、従来の選択書き込み動作と同
様である。

【０２３１】（通常読み出し動作）図３５に示すよう
に、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ
０を“オフ”させる。これにより、図３５に示すよう
に、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来
の読み出し動作と同様な電圧関係とすることにより、デ
ータは、正常に読み出される。

【０２３２】（読み出し禁止動作）図３５に示すよう
に、読み出し禁止ゲートＷＬ０に“３Ｖ”を印加し、読
み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ
０を“オン”させる。これにより、図１１に示すよう
に、読み出し禁止ゲートＷＬ０以外の電圧関係を上記通
常読み出し動作と同様な電圧関係としても、データは、
正常に読み出せなくなる。

【０２３３】［第１９の実施の形態］図３６は、この発
明の第１９の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲ
ＯＭのメモリセルアレイ２の等価回路図である。

【０２３４】図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
は、ソース側選択ゲート１５４を、２つのＮＯＲセル１
５０で互いに共有させたものである。

【０２３５】図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
の読み出し禁止動作は、第１４の実施の形態、および第
１５の実施の形態と同様に行うことで実現できる。

【０２３６】［第２０の実施の形態］図３７は、この発
明の第２０の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲ
ＯＭのメモリセルアレイ２の等価回路図である。

【０２３７】図３７に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
は、図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭに対し、
読み出し禁止ゲートＷＬ０を設けたものである。また、
読み出し禁止ゲートＷＬ０には、メモリトランジスタＭ
０を接続するようにしている。

【０２３８】図３７に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
の読み出し禁止動作は、第１６の実施の形態、および第
１７の実施の形態と同様に行うことで実現できる。

【０２３９】［第２１の実施の形態］図３８は、この発
明の第２１の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲ
ＯＭのメモリセルアレイ２の等価回路図である。

【０２４０】図３８に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
は、読み出し禁止ゲートＷＬ０に、トランジスタＴ０を
接続するようにしたものである。

【０２４１】図３８に示すＨｉ−Ｃセル型ＥＥＰＲＯＭ
の読み出し禁止動作は、第１８の実施の形態と同様に行
うことで実現できる。

【０２４２】［第２２の実施の形態］図３９は、この発
明の第２２の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯ
Ｍのメモリセルアレイ２の等価回路図である。

【０２４３】図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭ
は、ＡＮＤ型ＥＥＰＲＯＭと同様に、互いに並列に接続
された複数のメモリトランジスタＭ１〜Ｍｎにより構成
されるＮＯＲセル１５０を有している。ＮＯＲセル１５
０のドレイン端Ｄは、選択トランジスタＳ１を介して、
ビット線ＢＬ１に接続されている。メモリトランジスタ
Ｍ１〜Ｍｎ各々のソースは、ソース線SOURCEに接続され
ている。

【０２４４】図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭの
読み出し禁止動作は、第１４の実施の形態、および第１
５の実施の形態と同様に行うことで実現できる。

【０２４５】［第２３の実施の形態］図４０は、この発
明の第２３の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯ
Ｍのメモリセルアレイ２の等価回路図である。

【０２４６】図４０に示すＤＩＮＯＲ型ＥＥＰＲＯＭ
は、図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭに対し、読
み出し禁止ゲートＷＬ０を設けたものである。また、読
み出し禁止ゲートＷＬ０には、メモリトランジスタＭ０
を接続するようにしている。

【０２４７】図４０に示すＤＩＮＯＲ型ＥＥＰＲＯＭの
読み出し禁止動作は、第１６の実施の形態、および第１
７の実施の形態と同様に行うことで実現できる。

【０２４８】［第２４の実施の形態］図４１は、この発
明の第２４の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯ
Ｍのメモリセルアレイ２の等価回路図である。

【０２４９】図４１に示すＤＩＮＯＲ型ＥＥＰＲＯＭ
は、読み出し禁止ゲートＷＬ０に、トランジスタＴ０を
接続するようにしたものである。

【０２５０】図４１に示すＤＩＮＯＲ型ＥＥＰＲＯＭの
読み出し禁止動作は、第２４の実施の形態と同様に行う
ことで実現できる。

【０２５１】以上、この発明を、第１〜第２４の実施の
形態により説明したが、この発明は、第１〜第２４の実
施の形態に限られるものではなく、各種のＥＥＰＲＯ
Ｍ、あるいはＥＰＲＯＭに適用できる。例えば拡散層ビ
ット線を有するグランドアレイ型、ＦＡＣＥ型にも適用
できる。また、メモリトランジスタは、浮遊ゲート型の
ものだけでなく、ＭＮＯＳ型であっても良い。

【０２５２】また、この発明は、ＥＥＰＲＯＭ、ＥＰＲ
ＯＭの他、チャネルイオン注入等により、情報を固定的
に書き込んだＭＯＳトランジスタをメモリセルとする、
いわゆるマスクＲＯＭにも、適用することができる。

【０２５３】さらに、第１〜第２４の実施の形態では、
読み出し禁止の状態を説明したが、読み出し禁止と同様
な方法により、書き込み禁止の状態を実現することもで
きる。書き込み禁止の状態を実現することで、記憶して
いるデータを、例えば故意な破壊から保護することがで
きる。したがって、記憶しているデータを保護する動作
を行える。

【０２５４】

【発明の効果】以上説明したように、この発明によれ
ば、記憶しているデータを保護する動作を行える半導体
集積回路装置、半導体集積回路装置のデータ読み出し禁
止方法、およびその半導体集積回路装置を用いた集積回
路型記憶媒体システムを提供できる。

【図面の簡単な説明】

【図１】図１はＥＥＰＲＯＭの基本構成を示すブロック
図。

【図２】図２は第１の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの等価回路図。

【図３】図３は第１の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの平面図。

【図４】図４（Ａ）は図３中の４Ａ−４Ａ線に沿う断面
図、図４（Ｂ）は図３中の４Ｂ−４Ｂ線に沿う断面図。

【図５】図５は第１の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの電圧の関係を示す図。

【図６】図６は第２の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの電圧の関係を示す図。

【図７】図７は第３の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの等価回路図。

【図８】図８は第３の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの電圧の関係を示す図。

【図９】図９は第４の実施の形態に係るNAND型ＥＥＰＲ
ＯＭの電圧の関係を示す図。

【図１０】図10は第５の実施の形態に係るNAND型ＥＥＰ
ＲＯＭの等価回路図。

【図１１】図11は第５の実施の形態に係るNAND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図１２】図12は第６の実施の形態に係るＥＥＰＲＯＭ
のブロック図。

【図１３】図13は第７の実施の形態に係るＥＥＰＲＯＭ
のブロック図。

【図１４】図14（Ａ）は第８の実施の形態に係るＥＥＰ
ＲＯＭの読み出し禁止アドレス入力動作を示す流れ図、
図14（Ｂ）は第８の実施の形態に係るＥＥＰＲＯＭの読
み出し禁止解除動作を示す流れ図。

【図１５】図15は第８の実施の形態に係るＥＥＰＲＯＭ
の読み出し動作を示す流れ図。

【図１６】図16は第８の実施の形態に係るＥＥＰＲＯＭ
のブロック図。

【図１７】図17は第９の実施の形態に係るＥＥＰＲＯＭ
の読み出し動作を示す流れ図。

【図１８】図18は第９の実施の形態に係るＥＥＰＲＯＭ
のブロック図。

【図１９】図19は第９の実施の形態に係るＥＥＰＲＯＭ
の他のブロック図。

【図２０】図20は第９の実施の形態に係るＥＥＰＲＯＭ
を搭載したメモリカード・システムを示すブロック図。

【図２１】図21は第９の実施の形態に係るＥＥＰＲＯＭ
を搭載したメモリ・システムを示すブロック図。

【図２２】図22は第10の実施の形態に係る NOR型ＥＥＰ
ＲＯＭの等価回路図。

【図２３】図23は第10の実施の形態に係る NOR型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図２４】図24は第11の実施の形態に係る NOR型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図２５】図25は第12の実施の形態に係る NOR型ＥＥＰ
ＲＯＭの等価回路図。

【図２６】図26は第12の実施の形態に係る NOR型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図２７】図27は第13の実施の形態に係るグランドアレ
イ型ＥＥＰＲＯＭの等価回路図。

【図２８】図28は第14の実施の形態に係る AND型ＥＥＰ
ＲＯＭの等価回路図。

【図２９】図29は第14の実施の形態に係る AND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図３０】図30は第15の実施の形態に係る AND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図３１】図31は第16の実施の形態に係る AND型ＥＥＰ
ＲＯＭの等価回路図。

【図３２】図32は第16の実施の形態に係る AND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図３３】図33は第17の実施の形態に係る AND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図３４】図34は第18の実施の形態に係る AND型ＥＥＰ
ＲＯＭの等価回路図。

【図３５】図35は第18の実施の形態に係る AND型ＥＥＰ
ＲＯＭの電圧の関係を示す図。

【図３６】図36は第19の実施の形態に係るHi-Cセル型Ｅ
ＥＰＲＯＭの等価回路図。

【図３７】図37は第20の実施の形態に係るHi-Cセル型Ｅ
ＥＰＲＯＭの等価回路図。

【図３８】図38は第21の実施の形態に係るHi-Cセル型Ｅ
ＥＰＲＯＭの等価回路図。

【図３９】図39は第22の実施の形態に係る DINOR型ＥＥ
ＰＲＯＭの等価回路図。

【図４０】図40は第23の実施の形態に係る DINOR型ＥＥ
ＰＲＯＭの等価回路図。

【図４１】図41は第24の実施の形態に係る DINOR型ＥＥ
ＰＲＯＭの等価回路図。

【符号の説明】

１…チップ、２…メモリセルアレイ、３…行線、４…列線、５…メモリセル、６…ロウデコーダ、７…センスアンプ、８…カラムデコーダ、９…バッファ、９´…読み出し禁止情報メモリ、１１…チップ情報、１００…ＮＡＮＤセル、１０２…ドレイン側選択ゲート、１０４…ソース側選択ゲート、１５０…ＮＯＲセル、１５２…ドレイン側選択ゲート、１５４…ソース側選択ゲート。

Claims

【特許請求の範囲】

【請求項１】ビット線電位の供給点とソース電位の供
給点との間に直列に接続される、しきい値可変型のメモ
リ素子を含むメモリセルを有し、前記メモリセルからデータを読み出す時、読み出し選択
されたメモリセルに含まれている前記メモリ素子の少な
くとも１つに、このメモリ素子を非導通状態とする電圧
を供給し、前記データの読み出しを禁止する動作を行う
モードを有することを特徴とする半導体集積回路装置。
【請求項２】前記メモリ素子を非導通状態とする電圧
を、前記メモリ素子がとる最も低いしきい値よりも低い
電圧とし、前記メモリ素子のゲートに供給することを特
徴とする請求項１に記載の半導体集積回路装置。
【請求項３】前記メモリ素子を非導通状態とする電圧
が供給されるメモリ素子のしきい値が読み出し基準電圧
よりも高いとき、前記メモリ素子を非導通状態とする電圧を、前記読み出
し基準電圧とし、前記メモリ素子のゲートに供給するこ
とを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】前記読み出し基準電圧は、０Ｖであるこ
とを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】前記メモリ素子を非導通状態とする電圧
が供給されるメモリ素子に、読み出し禁止か否かを判別
する情報を記憶させておくことを特徴とする請求項１乃
至請求項４いずれか一項に記載の半導体集積回路装置。
【請求項６】ビット線電位の供給点とソース電位の供
給点との間に互いに並列に接続される、しきい値可変型
のメモリ素子を含むメモリセルを有し、前記メモリセルからデータを読み出す時、読み出し選択
されたメモリセルに含まれている前記メモリ素子の少な
くとも１つに、このメモリ素子を導通状態とする電圧を
供給し、前記データの読み出しを禁止する動作を行うモ
ードを有することを特徴とする半導体集積回路装置。
【請求項７】前記メモリ素子を導通状態とする電圧
を、前記メモリ素子がとる最も高いしきい値よりも高い
電圧とし、前記メモリ素子のゲートに供給することを特
徴とする請求項６に記載の半導体集積回路装置。
【請求項８】前記メモリ素子を導通状態とする電圧が
供給されるメモリ素子のしきい値が読み出し基準電圧よ
りも低いとき、前記メモリ素子を導通状態とする電圧を、前記読み出し
基準電圧とし、前記メモリ素子のゲートに供給すること
を特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】前記読み出し基準電圧は、電源電圧であ
ることを特徴とする請求項８に記載の半導体集積回路装
置。
【請求項１０】前記メモリ素子を導通状態とする電圧
が供給されるメモリ素子に、読み出し禁止か否かを判別
する情報を記憶させておくことを特徴とする請求項６乃
至請求項９いずれか一項に記載の半導体集積回路装置。
【請求項１１】ビット線とソース線との間に互いに並
列に接続され、しきい値可変型のメモリ素子を含む複数
のブロックと、前記ブロックのビット線電位の供給点、
およびソース電位の供給点の少なくとも一方に設けられ
た、このブロックを選択する選択素子とを含むメモリセ
ルを有し、前記メモリセルからデータを読み出す時、選択された選
択素子に、この選択素子を非導通状態とする電圧を供給
し、前記データの読み出しを禁止する動作を行うモード
を有することを特徴とする半導体集積回路装置。
【請求項１２】前記選択素子を非導通状態とする電圧
を、前記選択素子のしきい値よりも低い電圧とし、前記
選択素子のゲートに供給することを特徴とする請求項１
１に記載の半導体集積回路装置。
【請求項１３】前記選択素子のしきい値が０Ｖよりも
高いとき、前記選択素子を非導通状態とする電圧を、０Ｖとし、前
記選択素子のゲートに供給することを特徴とする請求項
１１に記載の半導体集積回路装置。
【請求項１４】前記ブロックは、前記ビット線電位の供給点と前記ソース電位の供給点と
の間に、電流通路を接続した１つのメモリ素子、前記ビット線電位の供給点と前記ソース電位の供給点と
の間に、電流通路を互いに直列に接続した複数のメモリ
素子を含むＮＡＮＤセル、前記ビット線電位の供給点と前記ソース電位の供給点と
の間に、電流通路を互いに並列に接続した複数のメモリ
素子を含むＮＯＲセル、のいずれかから構成されていることを特徴とする請求項
１１乃至請求項１３いずれか一項に記載の半導体集積回
路装置。
【請求項１５】ビット線とソース線との間に互いに並
列に接続され、しきい値可変型のメモリ素子を含む複数
のブロックと、前記ブロックのビット線電位の供給点、
およびソース電位の供給点の少なくとも一方に設けられ
た、このブロックを選択する選択素子とを含むメモリセ
ルを有し、前記メモリセルからデータを読み出す時、読み出し選択
されたメモリセルに含まれるメモリ素子の少なくとも１
つに、このメモリ素子を、非導通状態もしくは導通状態
とする電圧を供給し、前記データの読み出しを禁止する
動作を行うモードを有することを特徴とする半導体集積
回路装置。
【請求項１６】前記ブロックは、前記ビット線電位の
供給点と前記ソース電位の供給点との間に、電流通路を
互いに直列に接続した複数のメモリ素子を含むＮＡＮＤ
セルであり、前記ＮＡＮＤセルを構成するメモリ素子のうち、非選択
のメモリ素子のゲートに、このメモリ素子がとる最も低
いしきい値よりも低い電圧を供給して、前記データの読
み出しを禁止する動作を行うことを特徴とする請求項１
５に記載の半導体集積回路装置。
【請求項１７】前記ブロックは、前記ビット線電位の
供給点と前記ソース電位の供給点との間に、電流通路を
互いに直列に接続した複数のメモリ素子を含むＮＡＮＤ
セルであり、前記ＮＡＮＤセルを構成するメモリ素子の少なくとも一
つに、読み出し禁止であるか否かを判別する判別用のメ
モリ素子を設け、前記判別用のメモリ素子のゲートに、読み出し基準電圧
を供給して、前記データの読み出しを禁止する動作を行
うことを特徴とする請求項１５に記載の半導体集積回路
装置。
【請求項１８】前記判別用のメモリ素子に、読み出し
禁止か否かを判別する情報を記憶させておくことを特徴
とする請求項１７に記載の半導体集積回路装置。
【請求項１９】前記ブロックは、前記ビット線電位の
供給点と前記ソース電位の供給点との間に、電流通路を
互いに並列に接続した複数のメモリ素子を含むＮＯＲセ
ルであり、前記ＮＯＲセルを構成するメモリ素子のうち、非選択の
メモリ素子のゲートに、このメモリ素子がとる最も高い
しきい値よりも高い電圧を供給して、前記データの読み
出しを禁止する動作を行なうことを特徴とする請求項１
５に記載の半導体集積回路装置。
【請求項２０】前記ブロックは、前記ビット線電位の
供給点と前記ソース電位の供給点との間に、電流通路を
互いに並列に接続した複数のメモリ素子を含むＮＯＲセ
ルであり、前記ＮＯＲセルを構成するメモリ素子の少なくとも一つ
に、読み出し禁止であるか否かを判別する判別用のメモ
リ素子を設け、前記判別用のメモリ素子のゲートに、読み出し基準電圧
を供給して、前記データの読み出しを禁止する動作を行
うことを特徴とする請求項１５に記載の半導体集積回路
装置。
【請求項２１】前記判別用のメモリ素子に、読み出し
禁止か否かを判別する情報を記憶させておくことを特徴
とする請求項２０に記載の半導体集積回路装置。
【請求項２２】前記ビット線電位の供給点と前記ソー
ス電位の供給点との間に、読み出し禁止であるか否かを
判別する判別用の選択素子を少なくとも一つ設け、前記判別用の選択素子のゲートに、前記判別用の選択素
子を非導通状態、もしくは導通状態とする電圧を供給し
て、前記データの読み出しを禁止する動作を行うことを
特徴とする請求項１５に記載の半導体集積回路装置。
【請求項２３】メモリセルアレイの任意なアドレスに
対して、データの読み出しの禁止を登録する工程と、前記メモリセルアレイの任意なアドレスに対して、デー
タの読み出しを要求する工程と、前記読み出し要求されたアドレスが、読み出し禁止登録
されているか否かを判別する工程と、前記読み出し要求されたアドレスが、読み出し禁止登録
されていない場合、前記読み出し要求された、前記メモ
リセルアレイのアドレスに対して読み出し可の電圧をセ
ットする工程と、前記読み出し要求されたアドレスが、読み出し禁止登録
されている場合、少なくとも前記読み出し要求されたア
ドレスに対して読み出し不可の電圧をセットする、およ
び読み出し不可を示す出力を行う、のいずれかの動作に
より、読み出しを禁止する工程とを具備することを特徴
とする半導体集積回路装置のデータ読み出し禁止方法。
【請求項２４】メモリセルアレイを含む半導体集積回
路装置チップに、チップ情報を登録する工程と、前記半導体集積回路装置チップに、照合情報を入力し、
入力した照合情報と、前記チップ情報とを照合する工程
と、前記半導体集積回路装置チップのメモリセルアレイに対
して、データの読み出しを要求する工程と、前記照合情報と前記チップ情報とが不一致のとき、前記
メモリセルアレイに対して読み出し不可の電圧をセット
する、および読み出し不可を示す出力を行う、のいずれ
かの動作により、読み出しを禁止する状態を得る工程
と、前記照合情報と前記チップ情報とが合致のとき、前記メ
モリセルアレイに対して、前記読み出しを禁止する状態
を解除する工程とを具備することを特徴とする半導体集
積回路装置のデータ読み出し禁止方法。
【請求項２５】メモリセルアレイを含み、このメモリ
セルアレイに対して読み出し不可の電圧をセットする、
および読み出し不可を示す出力を行う、のいずれかの動
作により、読み出しを禁止する状態を得る機能と、外部
から照合情報を受領し、この照合情報を内部に登録され
ているチップ情報と照合し、前記照合情報と前記チップ
情報とが合致のとき、前記読み出しを禁止する状態を解
除する機能とを含む集積回路型記憶媒体と、前記集積回路型記憶媒体に、照合情報を送信するととも
に、データの読み出しを要求し、前記集積回路型記憶媒
体からの応答を受領する機能を含む処理装置とを含むこ
とを特徴とする集積回路型記憶媒体システム。