KR102026177B1 - 셀 스트링의 선택 트랜지스터를 프로그램함으로 데이터를 보호하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치 - Google Patents

셀 스트링의 선택 트랜지스터를 프로그램함으로 데이터를 보호하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 플래시 메모리 장치는 셀 스트링을 선택하기 위한 선택 트랜지스터; 및 상기 선택 트랜지스터에 직렬로 연결되는 복수의 메모리 셀을 포함하되, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 선택 트랜지스터의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 선택 트랜지스터를 프로그램 할 수 있다. 본 발명의 실시 예에 따른 플래시 메모리는 선택 트랜지스터 또는 더미 메모리 셀의 문턱 전압을 조정함으로, 짧은 시간 내에 데이터를 영구적 또는 일시적으로 보호하고, 필요에 따라 데이터 손실없이 원래 데이터를 쉽게 복구할 수 있다.

Description

셀 스트링의 선택 트랜지스터를 프로그램함으로 데이터를 보호하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치 {FLASH MEMORY DEVICE FOR PROTECTING DATA BY PROGRAMING SELECTING TRANSISTOR OF CELL STRING AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 선택 트랜지스터를 프로그램함으로 데이터를 보호하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 데이터 저장 장치이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀들을 포함한다. 메모리 셀들의 게이트에는 워드 라인(WL)이 연결되고, 비트 라인(BL)을 통해 데이터를 입력 받는다. 플래시 메모리는 하나의 워드 라인에 연결되는 메모리 셀들의 집합(이를 페이지라고 함)과 이들 페이지의 집합으로 구성되는 메모리 블록을 갖는다. 페이지는 읽기 또는 쓰기의 단위이고, 메모리 블록은 소거의 단위이다. 플래시 메모리의 쓰기, 읽기, 소거 등의 수행 여부는 해당 메모리 블록의 선택 트랜지스터(selection transistor)의 온/오프에 의해 결정된다.
플래시 메모리는 사용자의 필요에 따라 데이터를 파괴(destroy)하고자 하는 경우에 실제 데이터를 보안 소거(secure erase)할 수 있다. 또한, 플래시 메모리는 데이터가 비정상적인 상태로 된 경우에, 정상적인 복구가 불가능하도록 보안 프로그램(secure program)을 수행할 수 있다. 한편, 플래시 메모리는 읽기 동작 시에 선택 메모리 블록의 스트링 선택 트랜지스터는 턴 온하고, 비선택 메모리 블록의 스트링 선택 트랜지스터는 턴 오프 한다. 이처럼 스트링 선택 트랜지스터의 온/오프 상태에 따라 메모리 블록의 읽기 동작 수행 여부가 결정될 수 있다.
종래의 데이터 저장 장치는 플래시 메모리에 저장된 데이터를 지우거나 정상적인 복구가 불가능하도록 쓰기 동작을 수행할 수 있다. 종래의 플래시 메모리는 데이터를 지우거나 프로그램 하기 위해 상대적으로 긴 동작 시간(수 초 이상)을 필요로 한다. 또한, 한번 지우고 프로그램 된 데이터는 영구적으로 파괴되어 복구를 할 수 없다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 하드웨어의 변경없이 쉽게 데이터를 보호하고 복구하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 셀 스트링을 선택하기 위한 선택 트랜지스터; 및 상기 선택 트랜지스터에 직렬로 연결되는 복수의 메모리 셀을 포함하되, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 선택 트랜지스터의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 선택 트랜지스터를 프로그램 할 수 있다.
실시 예로서, 상기 선택 트랜지스터는 비트 라인과 상기 복수의 메모리 셀 사이에 연결되는 스트링 선택 트랜지스터일 수 있다. 또는, 상기 선택 트랜지스터는 공통 소스 라인과 상기 복수의 메모리 셀 사이에 연결되는 접지 선택 트랜지스터일 수 있다.
실시 예로서, 상기 선택 트랜지스터를 프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압이 인가되고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 상기 선택 트랜지스터의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정하기 위한 전압이 인가될 수 있다.
실시 예로서, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 복구하기 위해, 상기 선택 트랜지스터를 소거한 다음에, 상기 선택 트랜지스터의 문턱 전압이 초기 상태가 되도록 상기 선택 트랜지스터를 재프로그램 할 수 있다. 상기 선택 트랜지스터를 소거하는 경우에, 상기 복수의 메모리 셀의 게이트는 플로팅 상태이고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 0V가 인가되고, 기판에는 소거 전압이 인가될 수 있다.
실시 예로서, 상기 선택 트랜지스터를 재프로그램하는 동작은 ISPP 방식에 의해 진행될 수 있다. 상기 선택 트랜지스터를 재프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압이 인가되고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 노말 프로그램 전압이 제공될 수 있다.
실시 예로서, 상기 선택 트랜지스터와 상기 복수의 메모리 셀 사이에 더미 메모리 셀을 포함하고, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 더미 메모리 셀의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 더미 메모리 셀을 프로그램할 수 있다. 상기 더미 메모리 셀에 대한 소거 및 재프로그램 동작은 금지될 수 있다. 상기 선택 트랜지스터 및 상기 복수의 메모리 셀은 기판과 수직 방향으로 적층될 수 있다.
본 발명의 다른 일면은 데이터를 저장하기 위한 메모리 블록을 갖는 플래시 메모리; 및 상기 메모리 블록에 저장된 데이터를 보호하기 위해 상기 플래시 메모리로 데이터 보호 커맨드를 제공하는 메모리 컨트롤러를 포함하되, 상기 플래시 메모리는 상기 메모리 블록의 셀 스트링을 선택하기 위한 선택 트랜지스터의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 선택 트랜지스터를 프로그램할 수 있다.
실시 예로서, 상기 플래시 메모리는 상기 선택 트랜지스터와 직렬로 연결되는 복수의 메모리 셀을 포함하고, 상기 선택 트랜지스터와 상기 복수의 메모리 셀은 기판과 수직 방향으로 적층될 수 있다. 상기 플래시 메모리는 상기 선택 트랜지스터를 프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압을 인가하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 상기 선택 트랜지스터의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정하기 위한 전압을 인가할 수 있다.
상기 메모리 컨트롤러는 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 복구하기 위해 상기 플래시 메모리로 데이터 복구 커맨드를 제공할 수 있다.
상기 플래시 메모리는 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 복구하기 위해, 상기 선택 트랜지스터를 소거한 다음에, 상기 선택 트랜지스터의 문턱 전압이 초기 상태가 되도록 재프로그램할 수 있다.
상기 플래시 메모리는 상기 선택 트랜지스터를 소거하는 경우에, 상기 복수의 메모리 셀의 게이트는 플로팅 상태로 하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 0V를 인가하고, 기판에는 소거 전압을 인가할 수 있다. 상기 플래시 메모리는 상기 선택 트랜지스터를 재프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압을 인가하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 노말 프로그램 전압을 제공할 수 있다.
실시 예로서, 상기 플래시 메모리는 상기 선택 트랜지스터와 상기 복수의 메모리 셀 사이에 더미 메모리 셀을 포함하고, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 더미 메모리 셀의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 더미 메모리 셀을 프로그램할 수 있다. 상기 플래시 메모리는 상기 더미 메모리 셀에 대한 소거 및 재프로그램 동작을 금지할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리는 선택 트랜지스터 또는 더미 메모리 셀의 문턱 전압을 조정함으로, 짧은 시간 내에 데이터를 영구적 또는 일시적으로 보호하고, 필요에 따라 데이터 손실없이 원래 데이터를 쉽게 복구할 수 있다.
도 1은 플래시 메모리를 포함하는 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 도 3에 도시된 플래시 메모리의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 플래시 메모리의 프로그램 바이어스 조건을 예시적으로 보여주는 타이밍도이다.
도 7은 프로그램 동작이 수행된 선택 워드 라인(WL2)에 연결된 메모리 셀들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다.
도 8은 본 발명의 실시 예에 따른 사용자 장치(user device)를 보여주는 블록도이다.
도 9 내지 도 11은 도 8에 도시된 플래시 메모리의 SST 프로그램 통한 데이터 보호 방법을 예시적으로 보여준다.
도 12 및 도 13은 도 9에 도시된 플래시 메모리(2100)의 SST 소거 바이어스 조건을 예시적으로 보여준다.
도 14는 SST 소거 동작이 수행된 다음에, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다.
도 15 및 도 16은 도 9에 도시된 플래시 메모리(2100)의 SST 재프로그램 바이어스 조건을 예시적으로 보여준다.
도 17은 SST 재프로그램 동작이 수행된 다음에, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다.
도 18 내지 도 20은 도 8에 도시된 플래시 메모리의 SST 및 DMC 프로그램 통한 영구적인 데이터 보호 방법을 예시적으로 보여준다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 22는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 23은 도 22에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
Ⅰ. 플래시 메모리를 포함하는 데이터 저장 장치
도 1은 플래시 메모리를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 플래시 메모리(1100)와 메모리 컨트롤러(1200)를 포함한다. 데이터 저장 장치(1000)에는 메모리 카드, USB 메모리, eMMC, UFS, SSD 등과 같이 플래시 메모리(1100)를 기반으로 하는 데이터 저장 매체를 모두 포함한다.
플래시 메모리(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리(1100)는 전원 라인을 통해 전원(PWR)을 제공 받고, 입출력 라인(I/O)을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력 받을 수 있다. 플래시 메모리(1100)는 메모리 컨트롤러(1200)로부터 프로그램 명령(program command) 및 어드레스(address)를 입력 받고, 선택된 페이지(page)에 데이터(DATA)를 저장할 수 있다. 플래시 메모리(1100)는 읽기 명령(read command)를 입력 받고, 선택된 페이지(selected page)로부터 읽은 데이터를 메모리 컨트롤러(1200)로 제공할 수 있다.
메모리 컨트롤러(1200)는 플래시 메모리(1200)에 데이터를 저장하거나 데이터를 읽을 때, 특정된 프로토콜 방식 또는 낸드 플래시 인터페이스 방식을 이용한다. 메모리 컨트롤러(1200)는 입출력 라인(I/O)을 통해 데이터를 제공하고, 플래시 메모리(1100)는 제어 라인을 통해 입력되는 제어 신호(CTRL)를 통해, 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 구분한다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 하나의 워드 라인에는 복수의 메모리 셀이 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 플래시 메모리(1100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결되나, 두 개 또는 그 이상의 비트 라인이 연결될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152), 그리고 Vsl 발생기(1153)를 포함할 수 있다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 더미 워드 라인(DWL1, DWL2), 복수의 워드 라인(WL1~WLn), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다.
도 3을 참조하면, 메모리 블록(BLK1)에는 더미 워드 라인(DWL; Dummy Word Line)이 포함될 수 있다. 더미 워드 라인(DWL)은 워드 라인(WL)을 보호하고 메모리 셀의 패턴을 균일하게 하기 위함이다. 제 1 더미 워드 라인(DWL1)은 접지 선택 라인(GSL)과 제 1 워드 라인(WL1) 사이에 위치하고, 제 2 더미 워드 라인(DWL2)은 스트링 선택 라인(SSL)과 제 n 워드 라인(WLn) 사이 위치한다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn), 복수의 더미 메모리 셀(DMC1, DMC2), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 여기에서, 낸드 스트링(nand string)은 셀 스트링(cell string)이라고 하기도 한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 복수의 메모리 셀(MC1~MCn)은 각각 대응하는 워드 라인(WL1~WLn)에 연결된다. 복수의 더미 메모리 셀(DMC1, DMC2)은 대응하는 더미 워드 라인(DWL1, DWL2)에 연결된다. 동일 높이의 워드 라인(예를 들면, WL2)은 공통으로 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
계속해서 도 4를 참조하면, 메모리 블록(BLK1)의 메모리 셀(MC)에는 더미 메모리 셀(DMC; Dummy Memory Cell)이 포함될 수 있다. 더미 메모리 셀(DMC)은 더미 워드 라인(도 3 참조, DWL)에 연결된다. 제 1 더미 메모리 셀(DMC1)은 제 1 더미 워드 라인(DWL1)에 연결되고, 접지 선택 트랜지스터(GST)와 제 1 메모리 셀(MC1) 사이에 연결된다. 제 2 더미 메모리 셀(DMC2)은 제 2 더미 워드 라인(DWL2)에 연결되고, 스트링 선택 트랜지스터(SST)와 제 n 메모리 셀(MCn) 사이에 연결된다.
도 5는 도 3에 도시된 플래시 메모리의 메모리 블록을 예시적으로 보여주는 회로도이다. 플래시 메모리(1100)의 메모리 블록(BLK1)은 복수의 블록 선택 트랜지스터(BST: block selection transistor)에 의해 선택된다. 블록 선택 트랜지스터(BLT)는 게이트 또는 드레인에 인가되는 고전압에 견딜 수 있는 고전압 트랜지스터(high voltage transistor)로 구현될 수 있다. 메모리 블록(BLK1)을 선택하는 경우에, 블록 선택 트랜지스터(BLT)의 게이트에는 고전압(VPP)이 인가된다.
메모리 블록(BLK1)은 제 1 내지 제 m 비트 라인(BL1~BLm)에 각각 연결되는 m개의 셀 스트링으로 구성된다. 제 1 비트 라인(BL1)에 연결된 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인(WL1~WLn)에 연결되는 복수의 메모리 셀(MC1~MCn), 복수의 더미 워드 라인(DWL1, DWL2)에 연결되는 복수의 더미 메모리 셀(DMC1, DMC2), 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL1)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 6은 도 5에 도시된 플래시 메모리의 프로그램 바이어스 조건을 예시적으로 보여주는 타이밍도이다. 도 5 및 도 6을 참조하면, 프로그램 동작 시 프로그램을 원하는 메모리 셀(이하, '프로그램 셀'이라 함)에 연결된 비트 라인(BL1)에는 0V가 인가되고, 프로그램을 윈하지 않은 메모리 셀(이하, '프로그램 금지 셀'이라 함)에 연결된 비트 라인(BLm)에는 전원 전압(Vcc)이 인가된다. 이하에서는 프로그램 셀(P)이 연결된 비트 라인을 프로그램 비트 라인(program BL)이라 하고, 프로그램 금지 셀(Q)이 연결된 비트 라인을 프로그램 금지 비트 라인(program inhibit BL)이라고 정의한다. 도 5에서, 제 1 비트 라인(BL1)은 프로그램 비트 라인(BL1(pgm))이고, 제 m 비트 라인(BLm)은 프로그램 금지 비트 라인(BLm(inh))이다.
프로그램 동작 시 스트링 선택 라인(SSL)에는 전원 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에는 0V가 인가된다. 선택 워드 라인(selected WL; WL2)에는 프로그램 전압(예를 들면, Vpgm=18V)이 인가되고, 비선택 워드 라인(non-selected WLs)에는 패스 전압(예를 들면, Vpass=8V)이 인가된다. 플래시 메모리는 프로그램 루프를 진행하면서 프로그램 전압(Vpgm)을 증가한다. 플래시 메모리는 아직 프로그램이 완료되지 않은 메모리 셀을 프로그램 하기 위해서, 프로그램 루프가 진행됨에 따라 프로그램 전압을 증가한다. 이를 ISPP(Incremental Step Pulse Program)라고 한다.
프로그램 바이어스 조건에서, 프로그램 셀(P)의 게이트에는 Vpgm이 인가되고, 채널(channel) 전압은 0V이기 때문에, 프로그램 셀(P)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 프로그램 셀(P)의 채널에 있는 전자는 F-N 터널링에 의해 플로팅 게이트로 주입된다.
한편, 프로그램 금지 셀(Q)의 게이트에 프로그램 전압(Vpgm)이 인가될 때, 프로그램 금지 셀(Q)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 게이트와 채널 사이에 형성된 커패시티브 부스팅 효과(capacitive boosting effect)에 의해 부스팅 레벨(약 8V)까지 상승한다. 프로그램 금지 셀(Q)의 게이트와 채널 사이에는 F-N 터널링이 일어나기에 충분한 전계가 형성되지 않기 때문에, 프로그램 금지 셀(Q)은 프로그램되지 않는다.
도 7은 프로그램 동작이 수행된 선택 워드 라인(WL2)에 연결된 메모리 셀들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다. 도 7에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다.
플래시 메모리(도 2 참조, 1100)는 하나의 워드 라인(WL2)에 연결되어 있는 메모리 셀을 동시에 프로그램한다. 이러한 프로그램 동작을 페이지 프로그램(page program)이라고 한다. 3비트 메모리 셀은 문턱 전압 분포에 따라 8개의 상태(E0, P1~P7) 중 하나를 가질 수 있다. 여기에서, E0는 메모리 셀의 소거 상태(erase state)를 나타내고, P1 내지 P7은 프로그램 상태(program state)를 나타낸다.
플래시 메모리(1100)는 페이지 읽기(page read) 동작을 수행한다. 읽기 동작 시에, 선택 워드 라인(WL2)에는 선택 읽기 전압(Vrd1 또는 Vrd2 등)이 제공되고, 비선택 워드 라인(WL1, WL3-WLn)에는 비선택 읽기 전압(Vread)이 제공된다. 여기에서, 비선택 읽기 전압(Vread)은 워드 라인에 연결된 메모리 셀들을 턴 온 하기에 충분한 전압이다.
2차원 플래시 메모리의 경우, 셀 스트링을 선택하는 스트링 선택 트랜지스터(SST)는 NMOS 트랜지스터와 동일 또는 유사한 구조를 갖는다. 스트링 선택 트랜지스터의 문턱 전압(Vth)은 공정 과정에서 결정된다. 이에 반해 3차원 플래시 메모리의 경우, 스트링 선택 트랜지스터(SST)는 데이터를 저장하는 메모리 셀과 동일한 구조를 갖는다. 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)은 플래시 메모리의 프로그램 또는 소거 동작을 통해 조정될 수 있다.
Ⅱ. 데이터 보호 및 복구 동작을 지원하는 플래시 메모리 기반 사용자 장치
본 발명은 3차원 플래시 메모리를 기반으로 하는 데이터 저장 장치에서 하드웨어의 변경없이 쉽게 데이터를 보호하고 복구하는 방법에 관한 것이다. 종래의 플래시 메모리를 기반으로 하는 데이터 저장 장치는 데이터를 보호하고 복구하는 데 시간이 많이 걸리거나, 원래 데이터가 손실되어 복구할 수 없는 문제가 있다.
본 발명의 실시 예에 따른 3차원 플래시 메모리는 선택 트랜지스터 또는 더미 메모리 셀의 문턱 전압을 조정함으로, 짧은 시간 내에 데이터를 영구적 또는 일시적으로 보호하고, 필요에 따라 데이터 손실없이 원래 데이터를 쉽게 복구할 수 있다. 본 발명은 데이터 보호 동작 시에 선택 트랜지스터(SST) 또는 더미 메모리 셀의 문턱 전압(Vth)을 비선택 읽기 전압(Vread)보다 높은 전압으로 프로그램 하고, 데이터 복구 동작 시에 소거 동작을 수행하고 문턱 전압(Vth)을 초기 전압으로 재프로그램 할 수 있다.
도 8은 본 발명의 실시 예에 따른 사용자 장치(user device)를 보여주는 블록도이다. 도 8을 참조하면, 사용자 장치(2000)는 플래시 메모리(2100), 메모리 컨트롤러(2200), 및 호스트(2300)를 포함한다. 도 8에 도시된 사용자 장치(2000)에는 메모리 카드, USB 메모리, eMMC, UFS, SSD 등과 같이 플래시 메모리(2100)와 메모리 컨트롤러(2200)를 포함하는 데이터 저장 장치(data storage device)가 포함될 수 있다. 데이터 저장 장치는 컴퓨터나 스마트 폰 등과 같은 호스트(2300)에 내장되거나 외부 저장 매체로 사용될 수 있다.
플래시 메모리(2100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 플래시 메모리(2100)는 입출력 라인(I/O)을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력 받을 수 있다. 또한, 플래시 메모리(2100)는 전원 라인을 통해 전원(PWR)을 입력 받고, 제어 라인을 통해 제어 신호(CTRL)를 입력 받을 수 있다.
메모리 컨트롤러(2200)는 플래시 메모리(2100)와 데이터를 주고 받기 위한 플래시 인터페이스(2210)와, 호스트(2300)와 데이터를 주고 받기 위한 호스트 인터페이스(2230)를 포함할 수 있다. 플래시 인터페이스(2210)는 플래시 메모리(2100)에 전원(PWR)을 제공하거나, 플래시 메모리(2100)의 동작을 위한 커맨드(CMD), 어드레스(ADDR), 데이터(DATA), 및 제어 신호(CTRL)를 제공할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리(2100)는 하드디스크와 달리 겹쳐쓰기(overwrite)를 지원하지 않기 때문에, 데이터가 저장된 메모리 블록을 소거한 다음에 프로그램 동작(erase-before-program)을 수행한다. 메모리 컨트롤러(2200)는 플래시 메모리(2100)의 이러한 물리적 특성으로 인해, 플래시 변환 계층(FTL; Flash Transition Layer, 2220)이라는 소프트웨어를 갖는다. 플래시 변화 계층(2220)은 메모리 컨트롤러(2200) 내에 구비된 메모리(도시되지 않음) 상에서 동작할 수 있다.
호스트 인터페이스(2230)는 호스트(2300)로부터 쓰기 요청(WRITEx; write request) 또는 읽기 요청(READx; read request)을 입력 받을 수 있다. 호스트 인터페이스(2230)는 호스트(2300)로부터 쓰기 요청 또는 읽기 요청과 함께 논리적 어드레스를 입력 받을 수 있다. 플래시 변환 계층(FTL, 2220)은 호스트(2300)에서 제공한 논리적 어드레스(logical address)를 플래시 메모리(2100)에서 사용 가능한 물리적 어드레스(Physical address)로 변환할 수 있다.
플래시 변환 계층(2220)은 맵핑 테이블(mapping table)을 통해 어드레스 변환관리동작을 관리할 수 있다. 맵핑 테이블에는 논리적 어드레스(Logical Address) 및 이에 대응하는 물리적 어드레스(Physical Address)가 연관되어 있다. 맵핑 테이블은 맵핑 단위에 따라 그 크기가 달라질 수 있으며 다양한 맵핑 방법을 가질 수 있다. 예를 들면, 페이지 단위로 페이지 맵핑 동작이 수행되거나, 메모리 블록 단위로 블록 맵핑 동작이 수행되거나, 이들을 혼합한 하이브리드 맵핑 동작이 수행될 수 있다.
플래시 변환 계층(2220)은 호스트 인터페이스(2230)를 통해 호스트(2300)로부터 쓰기 요청(WRITEx) 또는 읽기 요청(READx)을 입력 받고, 플래시 인터페이스(2210)로 프로그램(PGM), 소거(ERS), 읽기(READ) 커맨드를 제공할 수 있다. 플래시 변환 계층(2220)는 프로그램, 소거, 읽기 커맨드와 함께 물리적 어드레스(physical address)를 제공할 수 있다. 플래시 인터페이스(2210)는 입출력 라인(IO)를 통해 플래시 메모리(2100)로 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 제공할 수 있다.
플래시 메모리(2100)는 제어 신호(CTRL)의 조합을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 구분할 수 있다. 예를 들면, 플래시 메모리(2100)는 커맨드 래치 인에이블(CLE)에 응답하여 커맨드(CMD)를 입력 받고, 어드레스 래치 인에이블(ALE)에 응답하여 어드레스(ADDR)를 입력 받을 수 있다. 또한, 플래시 메모리(2100)는 쓰기 인에이블(nWE) 또는 읽기 인에이블(nRE)의 토글(toggle)에 응답하여 데이터(DATA)를 입력 받거나 출력할 수 있다.
한편, 본 발명의 실시 예에 따른 사용자 장치(2000)는 일반적인 데이터 쓰기 및 읽기 동작 이외에, 데이터 보호 및 복구 동작(data protection and recovery operation)을 추가적으로 지원할 수 있다. 여기에서, 데이터 보호 동작(data protection operation)은 플래시 메모리(2100)의 메모리 블록에 저장된 데이터를 읽을 수 없는 상태로 만드는 동작을 의미한다. 그리고 데이터 복구 동작(data recovery operation)은 메모리 블록에 저장된 데이터를 다시 읽을 수 있는 상태로 만드는 동작을 의미한다.
계속해서 도 8을 참조하면, 호스트(2300)는 데이터 보호 요청(PROTx) 또는 데이터 복구 요청(RCVYx)을 메모리 컨트롤러(2200)로 제공할 수 있다. 플래시 변환 계층(FTL, 2220)은 호스트 인터페이스(2230)를 통해 데이터 보호 요청(PROTx) 또는 데이터 복구 요청(RCVYx)을 입력 받고, 데이터 보호 커맨드(PROT) 또는 데이터 복구 커맨드(RCVY)를 플래시 인터페이스(2210)로 제공할 수 있다. 플래시 변환 계층(FTL, 2220)은 데이터 보호 커맨드(PROT) 또는 데이터 복구 커맨드(RCVY)와 함께 물리적 어드레스를 제공할 수 있다. 여기에서, 데이터 보호 또는 데이터 복구를 위한 물리적 어드레스는 플래시 메모리(2100)의 선택 라인(SSL, GSL) 및/또는 더미 워드 라인과 관련되는 페이지 어드레스(page address)일 수 있다.
플래시 인터페이스(2210)는 입출력 라인(IO)를 통해 플래시 메모리(2100)로 데이터 보호 또는 복구를 위한 커맨드(CMD)와 어드레스(ADDR)를 제공할 수 있다. 플래시 메모리(2100)는 제어 신호(CTRL)의 조합을 통해 데이터 보호 또는 복구를 위한 커맨드(CMD)와 어드레스(ADDR)를 구분할 수 있다. 한편, 플래시 인터페이스(2110)는 커맨드(CMD) 및 어드레스(ADDR)와 함께, 데이터(DATA)를 제공할 수도 있다. 여기에서, 플래시 메모리(2100)로 제공되는 데이터는 모두 동일할 수 있다.
Ⅲ. 플래시 메모리의 데이터 보호 및 복구 방법
1. 플래시 메모리의 SST 프로그램을 통한 데이터 보호 및 복구 방법
도 9 내지 도 11은 도 8에 도시된 플래시 메모리의 SST 프로그램 통한 데이터 보호 방법을 예시적으로 보여준다. 본 발명의 실시 예에 따른 플래시 메모리(2100)는 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)을 비선택 읽기 전압(Vread)보다 높은 전압으로 프로그램 함으로, 제 2 워드 라인(WL2)에 연결된 메모리 셀들(P, Q)에 저장된 페이지 데이터를 보호할 수 있다. 이하에서는, 스트링 선택 트랜지스터(SST)를 프로그램(이하, SST 프로그램이라 함) 하는 방법이 설명될 것이다.
도 9를 참조하면, 플래시 메모리(2100)는 복수의 블록 선택 트랜지스터(BST: block selection transistor)를 통해 메모리 블록을 선택할 수 있다. 블록 선택 트랜지스터(BLT)의 게이트에는 블록 선택 트랜지스터(BLT)를 턴 온 하기에 충분한 고전압(VPP)이 인가된다. 그리고 제 1 내지 제 m 비트 라인(BL1~BLm)에는 비트 라인 프로그램 전압(0V)이 제공된다.
도 10은 도 9에 도시된 플래시 메모리(2100)의 SST 프로그램 바이어스 조건을 예시적으로 보여준다. 도 9 및 도 10을 참조하면, SST 프로그램 동작 시 스트링 선택 라인(SSL)에는 제 1 프로그램 전압(도 6 참조, Vpgm1)보다 높은 제 2 프로그램 전압(Vpgm2)이 인가된다.
여기에서, 제 1 프로그램 전압(Vpgm1)은 일반적인 프로그램 동작 시에 선택 워드 라인에 제공되는 전압이다. 제 1 프로그램 전압(Vpgm1)은 ISPP 방식에 의해 프로그램 루프를 진행하면서 점차적으로 증가될 수 있다. 제 2 프로그램 전압(Vpgm2)는 최총 프로그램 루프(final program loop)에서 제공되는 전압보다 더 높은 전압이다. 접지 선택 라인(GSL), 제 1 및 제 2 더미 워드 라인(DWL1, DWL2), 제 1 내지 제 n 워드 라인(WL1~WLn)에는 0V가 인가된다. 그리고 블록 선택 트랜지스터(BLT)에는 제 2 프로그램 전압(Vpgm2)보다 높은 고전압(VPP)이 제공된다.
SST 프로그램 바이어스 조건에서, 스트링 선택 트랜지스터(SST)의 게이트에는 제 2 프로그램 전압(Vpgm2)이 인가되고, 채널(channel) 전압은 0V이기 때문에, 스트링 선택 트랜지스터(SST)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 스트링 선택 트랜지스터(SST)의 채널에 있는 전자는 F-N 터널링에 의해 플로팅 게이트로 주입된다.
도 11은 SST 프로그램 동작이 수행된 다음에, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다. 도 7에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 스트링 선택 트랜지스터의 수(# of cells)를 나타낸다.
플래시 메모리(도 9참조, 2100)는 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터들을 동시에 프로그램한다. SST 프로그램 동작을 수행하면, 스트링 선택 트랜지스터들의 문턱 전압은 비선택 읽기 전압(Vread)보다 높아진다. 여기에서, 제 2 프로그램 전압(Vpgm2)은 스트링 선택 트랜지스터의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정할 수 있는 전압이라고 정의될 수 있다. SST 프로그램 동작에 의해, 스트링 선택 트랜지스터들의 문턱 전압 분포는 초기 프로그램 상태(initial program state)에서 보호 프로그램 상태(protect program state)로 변경된다.
본 발명의 실시 예에 따른 플래시 메모리(2100)는 메모리 컨트롤러(도 8 참조, 2200)로부터 데이터 보호 커맨드(PROT)를 입력 받고, SST 프로그램 동작을 수행할 수 있다. 플래시 메모리(2100)는 SST 프로그램을 통해 스트링 선택 트랜지스터들의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정할 수 있다.
플래시 메모리(2100)의 일반적인 읽기 동작 시에, 선택 워드 라인(예를 들면, WL2)에는 선택 읽기 전압(Vrd1, Vrd2 등)이 제공되고, 나머지 워드 라인 및 스트링 선택 라인(SSL)에 비선택 읽기 전압(Vread)이 제공될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 프로그램을 수행함으로, 읽기 동작 시에 스트링 선택 트랜지스터들의 턴 온(turn on)을 차단할 수 있다. 스트링 선택 라인(SSL)에 제공되는 비선택 읽기 전압(Vread)보다 스트링 선택 트랜지스터들의 문턱 전압이 더 높기 때문이다.
본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 프로그램을 통해 스트링 선택 트랜지스터들의 문턱 전압을 조정하면 되기 때문에, 추가적인 하드웨어 변경 없이도 짧은 시간 내에 데이터를 보호할 수 있다.
도 12 내지 도 17은 도 8에 도시된 플래시 메모리의 SST 소거 및 재프로그램 통한 데이터 복구 방법을 예시적으로 보여준다. 본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 프로그램을 통해 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)을 비선택 읽기 전압(Vread)보다 높은 전압으로 프로그램 함으로 데이터를 보호할 수 있다. 그리고 본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 소거 및 재프로그램을 통해 보호된 데이터(protected data)를 쉽게 복구할 수 있다.
도 12 및 도 13은 도 9에 도시된 플래시 메모리(2100)의 SST 소거 바이어스 조건을 예시적으로 보여준다. 도 12 및 도 13을 참조하면, SST 소거 동작 시에 스트링 선택 라인(SSL)에는 0V가 인가된다. 그리고 접지 선택 라인(GSL)이나 워드 라인(WL1~WLn) 및 더미 워드 라인(DWL1, DWL2)은 플로팅 상태(floating state)로 만든다.
블록 선택 트랜지스터(BST)의 게이트에 셧 오프 전압(Vshut)을 인가한 상태에서, 접지 선택 라인(GSL)이나 워드 라인(WL1~WLn) 및 더미 워드 라인(DWL1, DWL2)의 전압을 증가하면, 셧 오프 전압(Vshut)에서 블록 선택 트랜지스터(BST)의 문턱 전압을 뺀 전압(Vshut-Vth)에 도달할 때, 블록 선택 트랜지스터(BST)는 셧 오프(shut-off) 상태로 될 수 있다. 이때, 접지 선택 라인(GSL)이나 워드 라인(WL1~WLn) 및 더미 워드 라인(DWL1, DWL2)은 플로팅 상태(floating state)로 될 수 있다.
SST 소거 시에, 기판(SUB)에는 소거 전압(Verase)이 인가된다. 예로서, 소거 전압(Verase)은 약 20V일 수 있다. SST 소거 바이어스 조건에서, 스트링 선택 트랜지스터(SST)의 게이트에는 0V가 인가되고, 채널(channel)에는 약 20V의 소거 전압(Verase)이 인가되기 때문에, 스트링 선택 트랜지스터(SST)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 스트링 선택 트랜지스터(SST)의 플로팅 게이트에 있는 전자는 F-N 터널링에 의해 채널로 주입된다.
한편, 접지 선택 라인(GSL)이나 워드 라인(WL1~WLn) 및 더미 워드 라인(DWL1, DWL2)은 플로팅(floating) 상태에 있기 때문에, 이들에 연결된 셀 트랜지스터의 게이트 전압은 게이트와 채널 사이에 형성된 커패시티브 부스팅 효과(capacitive boosting effect)에 의해 부스팅 레벨(약 8V)까지 상승한다. 셀 트랜지스터의 게이트와 채널 사이에는 F-N 터널링이 일어나기에 충분한 전계가 형성되지 않기 때문에, 메모리 셀에 저장된 데이터는 소거되지 않는다.
도 14는 SST 소거 동작이 수행된 다음에, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다. 플래시 메모리(도 9참조, 2100)는 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터들을 동시에 소거한다. SST 소거 동작을 수행하면, 스트링 선택 트랜지스터들의 문턱 전압은 비선택 읽기 전압(Vread)보다 낮아진다. SST 소거 동작에 의해, 스트링 선택 트랜지스터들의 문턱 전압 분포는 보호 프로그램 상태(protect program state)에서 소거 상태(erase state)로 변경된다.
도 15 및 도 16은 도 9에 도시된 플래시 메모리(2100)의 SST 재프로그램 바이어스 조건을 예시적으로 보여준다. 도 15 및 도 16을 참조하면, SST 재프로그램(SSL reprogram) 시에, 스트링 선택 라인(SSL)에는 제 1 프로그램 전압(도 6 참조, Vpgm1)이 인가될 수 있다.
제 1 프로그램 전압(Vpgm1)은 일반적인 프로그램 동작 시에 선택 워드 라인에 제공되는 전압이다. 제 1 프로그램 전압(Vpgm1)은 ISPP 방식에 의해 프로그램 루프를 진행하면서 점차적으로 증가될 수 있다. 제 1 프로그램 전압(Vpgm1)은 모든 스트링 선택 트랜지스터(SST)의 문턱 전압이 프로그램 검증 전압(Vfy; program verify voltage)보다 높을 때까지 계속 진행될 수 있다. 접지 선택 라인(GSL), 제 1 및 제 2 더미 워드 라인(DWL1, DWL2), 제 1 내지 제 n 워드 라인(WL1~WLn)에는 0V가 인가된다. 그리고 블록 선택 트랜지스터(BLT)에는 제 1 프로그램 전압(Vpgm1)보다 높은 고전압(VPP)이 제공된다.
SST 재프로그램 바이어스 조건에서, 스트링 선택 트랜지스터(SST)의 게이트에는 제 1 프로그램 전압(Vpgm1)이 인가되고, 채널(channel) 전압은 0V이기 때문에, 스트링 선택 트랜지스터(SST)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 스트링 선택 트랜지스터(SST)의 채널에 있는 전자는 F-N 터널링에 의해 플로팅 게이트로 주입된다.
도 17은 SST 재프로그램 동작이 수행된 다음에, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다. 플래시 메모리(도 9참조, 2100)는 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터들을 동시에 프로그램한다. SST 재프로그램 동작을 수행하면, 스트링 선택 트랜지스터들의 문턱 전압은 프로그램 검증 전압(Vfy)보다 높아진다. SST 재프로그램 동작에 의해, 스트링 선택 트랜지스터들의 문턱 전압 분포는 소거 상태(erase state)에서 초기 프로그램 상태(initial program state)로 변경된다.
본 발명의 실시 예에 따른 플래시 메모리(2100)는 메모리 컨트롤러(도 8 참조, 2200)로부터 데이터 복구 커맨드(RCVY)를 입력 받고, SST 소거 및 재프로그램 동작을 수행할 수 있다. 플래시 메모리(2100)는 SST 소거를 통해 스트링 선택 트랜지스터들의 문턱 전압을 소거 상태(erase)로 설정하고, SST 재프로그램을 통해 초기 프로그램 상태(initial program state)로 설정할 수 있다.
플래시 메모리(2100)는 읽기 동작 시에, 선택 워드 라인(예를 들면, WL2)에는 선택 읽기 전압(Vrd1, Vrd2 등)이 제공되고, 나머지 워드 라인 및 스트링 선택 라인(SSL)에 비선택 읽기 전압(Vread)을 제공할 수 있다. 본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 소거 및 재프로그램을 수행함으로, 읽기 동작 시에 스트링 선택 트랜지스터들의 턴 온(turn on) 하고, 정상적인 읽기 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 소거 및 재프로그램을 통해 스트링 선택 트랜지스터들의 문턱 전압을 조정하면 되기 때문에, 추가적인 하드웨어 변경 없이도 짧은 시간 내에 데이터를 복구할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리(2100)는 SST 프로그램을 통해 데이터 보호 동작을 수행하고, SST 소거 및 재프로그램을 통해 데이터 복구 동작을 수행할 수 있다.
한편, 본 발명의 실시 예에 따른 플래시 메모리(2100)는 접지 선택 트랜지스터(GST)를 통해서도 데이터 보호 동작 및 데이터 복구 동작을 수행할 수 있다. 본 발명은 GST 프로그램을 통해 데이터 보호 동작을 수행하고, GST 소거 및 재프로그램을 통해 데이터 복구 동작을 수행할 수 있다. GST 프로그램, GST 소거 및 재프로그램은 앞에서 설명한 SST 프로그램, SST 소거 및 재프로그램과 동일한 방식으로 수행될 수 있다.
2. 플래시 메모리의 SST 및 DWC 프로그램을 통한 데이터 보호 방법
본 발명의 실시 예에 따른 플래시 메모리(도 8 참조, 2100)는 사용자의 필요에 따라 데이터를 영구적으로 복구하지 않을 수 있다. 플래시 메모리(2100)는 특정 데이터에 대해 영구적으로 접근을 차단함으로 데이터를 파괴(destroy)하는 기능을 지원할 수 있다. 이를 위해 본 발명은 SST 프로그램 이외에 추가적으로 더미 메모리 셀 프로그램(이하, DMC 프로그램이라 함) 동작을 지원할 수 있다.
도 18 내지 도 20은 도 8에 도시된 플래시 메모리의 SST 및 DMC 프로그램 통한 영구적인 데이터 보호 방법을 예시적으로 보여준다. 도 18 및 도 19를 참조하면, SST 및 DMC 프로그램 동작 시 스트링 선택 라인(SSL) 및 제 2 더미 워드 라인(DWL2)에는 제 1 프로그램 전압(도 6 참조, Vpgm1)보다 높은 제 2 프로그램 전압(Vpgm2)이 인가된다.
SST 및 DMC 프로그램 바이어스 조건에서, 스트링 선택 라인(SSL) 및 제 2 더미 워드 라인(DWL2)에는 제 2 프로그램 전압(Vpgm2)이 인가되고, 채널(channel) 전압은 0V이기 때문에, 스트링 선택 트랜지스터(SST) 및 제 2 더미 메모리 셀(DMC2)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 스트링 선택 트랜지스터(SST) 및 제 2 더미 메모리 셀(DMC2)의 채널에 있는 전자는 F-N 터널링에 의해 플로팅 게이트로 주입된다.
도 20은 SST 및 DMC 프로그램 동작이 수행된 다음에, 스트링 선택 트랜지스터(SST) 및 제 2 더미 메모리 셀(DMC2)들의 문턱 전압 분포를 예시적으로 보여주는 다이어그램이다. SST 및 DMC 프로그램 동작을 수행하면, 스트링 선택 트랜지스터 및 제 2 더미 메모리 셀들의 문턱 전압은 비선택 읽기 전압(Vread)보다 높아진다. SST 및 DMC 프로그램 동작에 의해, 스트링 선택 트랜지스터 및 더미 메모리 셀들의 문턱 전압 분포는 초기 프로그램 상태(initial program state)에서 보호 프로그램 상태(protect program state)로 변경된다.
본 발명의 실시 예에 따른 플래시 메모리(2100)는 더미 워드 라인(DWL)에 대해서는 프로그램 동작만 제공하고 소거 및 재프로그램 동작을 지원하지 않을 수 있다. 이를 통해 플래시 메모리(2100)는 프로그램 셀(P, Q)에 저장된 데이터에 대한 접근을 영구적으로 차단 또는 제한할 수 있다.
이를 통해 본 발명은 일시적으로 데이터에 대한 접근을 제한하고 원하는 시점에서는 복구할 경우에는 SST 프로그램을 통한 데이터 보호 및 복구 동작을 수행하고, 영구적으로 데이터에 대한 접근을 제한할 경우에는 SST 및 DMC 프로그램을 통해 데이터를 보호할 수 있다.
3. 2차원 플래시 메모리의 DWC 프로그램을 통한 데이터 보호 및 복구 방법
앞에서 설명한 바와 같이, 3차원 플래시 메모리는 선택 트랜지스터(SST, GST)가 데이터를 저장하는 메모리 셀과 동일한 구조를 갖기 때문에, 프로그램 또는 소거 동작을 통해 문턱 전압(Vth)을 조정할 수 있다. 반면에, 2차원 플래시 메모리의 경우, 셀 스트링을 선택하는 선택 트랜지스터(SST, GST)는 NMOS 트랜지스터와 동일 또는 유사한 구조를 갖고, 문턱 전압(Vth)은 공정 과정에서 결정되기 때문에, 문턱 전압(Vth)을 조정할 수 없다.
그러나 2차원 플래시 메모리의 경우에는, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀 중에서 적어도 하나의 메모리 셀의 문턱 전압을 비선택 읽기 전압(Vread) 이상으로 프로그램 함으로 데이터를 보호할 수 있다. 또한, 2차원 플래시 메모리는 소거 및 재프로그램을 통해 데이터를 복구할 수도 있다.
2차원 플래시 메모리는 일반적으로 접지 선택 트랜지스터(GST)에 인접한 메모리 셀부터 프로그램을 시작한다. 즉, 제 1 워드 라인(WL1)에 연결된 메모리 셀들부터 프로그램을 시작하여 제 n 워드 라인(WLn)에 연결된 메모리 셀들 순으로 프로그램을 한다. 이를 Min-Max 프로그램이라고 한다. 따라서, 데이터 보호 및 복구 동작을 수행하는 메모리 셀은 바람직하게는 스트링 선택 트랜지스터와 인접한 메모리 셀(MC) 또는 더미 메모리 셀(DMC)일 수 있다.
종래의 플래시 메모리는 데이터를 보호하고 복구하는 데 많은 시간이 소요된다. 메모리 블록에 저장된 데이터를 모두 지우고 프로그램 해야 하기 때문이다. 그러나 본 발명은 메모리 셀에 저장된 데이터에는 영향을 주지 않고, SST 프로그램을 통해 스트링 선택 트랜지스터의 문턱 전압을 조정하면 되기 때문에, 쉽고 빠르게 데이터를 보호하고 복구할 수 있다.
Ⅳ. 적용예
본 발명의 실시 예에 따른 데이터 저장 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 플래시 메모리(3230)는 앞에서 설명한 3차원 플래시 메모리로 구현될 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 22는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 22를 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 23을 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 23은 도 22에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 23을 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(4215)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 24는 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 24를 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 데이터 저장 장치 2000: 사용자 장치
1100, 2100: 플래시 메모리 1200, 2200: 메모리 컨트롤러
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직

Claims (20)

  1. 셀 스트링을 선택하기 위한 선택 트랜지스터; 및
    상기 선택 트랜지스터에 직렬로 연결되는 복수의 메모리 셀을 포함하되,
    상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 선택 트랜지스터의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 선택 트랜지스터를 프로그램하고,
    상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 복구하기 위해, 상기 선택 트랜지스터를 소거한 다음에, 상기 선택 트랜지스터의 문턱 전압이 초기 상태가 되도록 재프로그램하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터는 비트 라인과 상기 복수의 메모리 셀 사이에 연결되는 스트링 선택 트랜지스터인 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 선택 트랜지스터는 공통 소스 라인과 상기 복수의 메모리 셀 사이에 연결되는 접지 선택 트랜지스터인 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 선택 트랜지스터를 프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압이 인가되고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 상기 선택 트랜지스터의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정하기 위한 전압이 인가되는 플래시 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 선택 트랜지스터를 소거하는 경우에, 상기 복수의 메모리 셀의 게이트는 플로팅 상태이고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 0V가 인가되고, 기판에는 소거 전압이 인가되는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 선택 트랜지스터를 재프로그램하는 동작은 ISPP 방식에 의해 진행되는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택 트랜지스터를 재프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압이 인가되고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 노말 프로그램 전압이 제공되는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 선택 트랜지스터와 상기 복수의 메모리 셀 사이에 더미 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 더미 메모리 셀의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 더미 메모리 셀을 프로그램하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 더미 메모리 셀에 대한 소거 및 재프로그램 동작은 금지되는 플래시 메모리 장치.
  11. 제 1 항에 있어서,
    상기 선택 트랜지스터 및 상기 복수의 메모리 셀은 기판과 수직 방향으로 적층되는 플래시 메모리 장치.
  12. 데이터를 저장하기 위한 메모리 블록을 갖는 플래시 메모리; 및
    상기 메모리 블록에 저장된 데이터를 보호하기 위해 상기 플래시 메모리로 데이터 보호 커맨드를 제공하고, 상기 메모리 블록에 저장된 데이터를 복구하기 위해 상기 플래시 메모리로 데이터 복구 커맨드를 제공하는 메모리 컨트롤러를 포함하되,
    상기 플래시 메모리는 상기 데이터 보호 커맨드에 응답하여 상기 메모리 블록의 셀 스트링을 선택하기 위한 선택 트랜지스터의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 선택 트랜지스터를 프로그램하고, 상기 데이터 복구 커맨드에 응답하여 상기 선택 트랜지스터를 소거한 다음에, 상기 선택 트랜지스터의 문턱 전압이 초기 상태가 되도록 재프로그램하는 데이터 저장 장치.
  13. 제 12 항에 있어서,
    상기 플래시 메모리는 상기 선택 트랜지스터와 직렬로 연결되는 복수의 메모리 셀을 포함하고, 상기 선택 트랜지스터와 상기 복수의 메모리 셀은 기판과 수직 방향으로 적층되고 동일한 셀 구조를 갖는 데이터 저장 장치.
  14. 제 13 항에 있어서,
    상기 플래시 메모리는 상기 선택 트랜지스터를 프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압을 인가하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 상기 선택 트랜지스터의 문턱 전압을 비선택 읽기 전압(Vread)보다 높게 설정하기 위한 전압을 인가하는 데이터 저장 장치.
  15. 삭제
  16. 삭제
  17. 제 13 항에 있어서,
    상기 플래시 메모리는 상기 선택 트랜지스터를 소거하는 경우에, 상기 복수의 메모리 셀의 게이트는 플로팅 상태로 하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 0V를 인가하고, 기판에는 소거 전압을 인가하는 데이터 저장 장치.
  18. 제 13 항에 있어서,
    상기 플래시 메모리는 상기 선택 트랜지스터를 재프로그램하는 경우에, 상기 복수의 메모리 셀 각각에 연결되는 복수의 워드 라인에는 0V 전압을 인가하고, 상기 선택 트랜지스터에 연결되는 선택 라인에는 노말 프로그램 전압을 제공하는 데이터 저장 장치.
  19. 제 13 항에 있어서,
    상기 플래시 메모리는 상기 선택 트랜지스터와 상기 복수의 메모리 셀 사이에 더미 메모리 셀을 포함하고, 상기 복수의 메모리 셀 중 적어도 하나에 저장된 데이터를 보호하기 위해, 상기 더미 메모리 셀의 문턱 전압이 비선택 읽기 전압(Vread)보다 높아지도록 상기 더미 메모리 셀을 프로그램하는 데이터 저장 장치.
  20. 제 19 항에 있어서,
    상기 플래시 메모리는 상기 더미 메모리 셀에 대한 소거 및 재프로그램 동작을 금지하는 데이터 저장 장치.
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