KR19980064690A - 반도체 집적 회로 장치, 반도체 집적 회로 장치의데이타 판독 금지 방법 및 집적 회로형 기억 매체 시스템 - Google Patents

반도체 집적 회로 장치, 반도체 집적 회로 장치의데이타 판독 금지 방법 및 집적 회로형 기억 매체 시스템 Download PDF

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KR19980064690A KR1019970074418A KR19970074418A KR19980064690A KR 19980064690 A KR19980064690 A KR 19980064690A KR 1019970074418 A KR1019970074418 A KR 1019970074418A KR 19970074418 A KR19970074418 A KR 19970074418A KR 19980064690 A KR19980064690 A KR 19980064690A
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Abstract

본 발명은 기억되어 있는 데이타를 확보하는 동작을 행할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다. 비트선 전위의 공급점(D)과, 소스 전위의 공급점(S) 간에 직렬로 접속되는 임계치 가변형의 메모리 소자(M1 내지 Mn)를 포함하는 메모리 셀(5)을 갖고 메모리셀(5)로부터 데이타를 판독할 때, 판독 선택된 메모리셀(5)에 포함되어 있는 메모리 소자(M1 내지 Mn)중 적어도 1개에 이 메모리 소자(M1)를 비도통 상태로 하는 전압을 공급하여 데이타의 판독을 금지시킨다.

Description

반도체 집적 회로 장치, 반도체 집적 회로 장치의 데이타 판독 금지 방법 및 집적 회로형 기억 매체 시스템
본 발명은 불휘발성 반도체 기억 장치를 갖는 반도체 집적 회로 장치에 관한 것으로, 특히 기억되어 있는 데이타의 보호에 관한 것이다.
불휘발성 반도체 기억 장치의 분야에서, 플로팅 게이트를 갖는 MOSFET 구조의 메모리셀을 이용한 전기적인 데이타의 재기록 가능한 불휘발성 반도체 기억 장치는, EEPROM으로서 알려져 있다. 이 종류의 EEPROM의 메모리셀 어레이는 상호 교차하는 행선(워드선)과 열선(비트선)과의 각 교점에, 메모리셀을 배치함으로써 구성된다. 일반적인 EEPROM의 패턴에서는 두 메모리셀의 드레인을 공통으로 하여 여기에 열선이 접속된다.
이에 대해 드레인과 열선과의 접속을 감소시키고, 메모리셀의 집적 밀도를 향상시킨 EEPROM으로서 NAND형 EEPROM이 있다. NAND형 EEPROM은 복수의 메모리 트랜지스터를 직렬로 접속하여 구성되는 유닛셀(이하, NAND 셀)을 갖는다. NAND형 EEPROM의 메모리셀 어레이는 선택 게이트 선과 제어 게이트 선을 포함하는 행선과 열선과의 각 교점에, NAND셀을 배치함으로써 구성된다. 그리고, 예를 들면 두 NAND셀의 드레인을 공통으로 하여, 여기에 열선을 접속한다.
NAND 셀에서는, 각 메모리 소자의 플로팅 게이트로부터 전자를 일괄하여 방출시켜 데이타를 소거한 후(일괄 소거), 기록 선택된 메모리 소자의 플로팅 게이트에만, 기록 데이타에 따라 전자를 주입하는 선택 기록이 행해진다.
일괄 소거 시에는, 각 메모리 소자의 제어 게이트의 전위를 각각 L 레벨로 하고, 웰의 전위를 H 레벨로 한다. 이에 따라, 각 메모리 소자의 플로팅 게이트로부터는 전자가 웰로 방출된다.
선택 기록 시에는 데이타를 소스측의 메모리 소자로부터 드레인측의 메모리 소자로 순서대로 기록해 간다. 그 경우, 기록 선택된 메모리 소자의 드레인의 전위를, 기록 데이타에 따라 L 레벨이거나, L 레벨과 H 레벨과의 중간 레벨 중 어느 하나로 하고, 그 제어 게이트의 전위를 H 레벨로 한다. 그리고, 드레인의 전위가 L 레벨일 때에는 플로팅 게이트에 전자가 주입된다.
또, 비선택 메모리 소자 중, 선택된 메모리 소자보다도 드레인측에 있는 메모리 소자에서는 그 제어 게이트의 전위를 드레인에 인가되는 상기 중간 레벨의 전위와 동일한 정도로 한다. MOSFET에서는 드레인에 인가된 전압이 게이트에 인가된 전압에서 MOSFET의 임계치를 뺀 전압까지만 소스에 전달되기 때문이다.
판독 시에는, 비선택 메모리 소자의 제어 게이트에 전원 전위 Vcc(=4. 5 내지 5. 5V)를 인가하고, 플로팅 게이트에 전자가 주입되어 있는지의 여부에 상관없이, 비선택 메모리 소자를 온시킨다. 그리고, 판독 선택된 메모리 소자의 제어 게이트에는 0V를 인가한다. 이에 따라, 판독 선택된 메모리 소자는 플로팅 게이트에 전자가 주입되어 있는지의 여부에 따라, 온 또는 오프 중 어느 하나의 상태를 취한다. 이에 따라, 메모리 소자에 기억되어 있는 데이타가 판독된다.
그러나, 종래의 NAND형 EEPROM에서는 EEPROM에 기밀 데이타를 기억시켜 특수한 신호를 입력할 때만 EEPROM으로부터 기밀 데이타를 판독 가능하게 하도록 하는 동작은 할 수 없었다. 즉, 기억되어 있는 데이타를 보호하는 동작(판독을 금지하는 동작)을 할 수 없었다.
이것은, NAND형뿐만 아니라, 일반적인 NOR형, NOR셀을 갖는 AND형, DINOR형 중 어느 것에 있어서도 마찬가지이다.
이상과 같이, 종래의 불휘발성 반도체 기억 장치에서는 특수한 경우에만 데이타의 판독을 가능하게 하고, 그 이외의 경우에는 데이타의 판독을 금지시키는 등의 동작은 할 수 없었다.
본 발명은, 상기한 사정을 감안한 것으로, 그 목적은 기억되어 있는 데이타를 보호하는 동작을 행할 수 있는 반도체 집적 회로 장치, 반도체 집적 회로 장치의 데이타 판독 금지 방법, 및 그 반도체 집적 회로 장치를 이용한 집적 회로형 기억 매체 시스템을 제공하는 것에 있다.
상기 목적을 달성하기 위해 청구항 1에 관한 발명에서는, 비트선 전위의 공급점과 소스 전위의 공급점 간에 직렬로 접속되는 임계치 가변형의 메모리 소자를 포함하는 메모리셀을 포함하고, 상기 메모리셀로부터 데이타를 판독할 때 판독 선택된 메모리셀에 포함되어 있는 상기 메모리 소자 중 적어도 하나에 이 메모리 소자를 비도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 한다.
청구항 1에 관한 발명에서는, 판독 선택된 메모리셀에 포함되어 있는 메모리 소자 중 적어도 하나를 비도통 상태로 함으로써, 판독 선택된 메모리셀로부터는 정확한 데이타를 판독할 수 없는 상태가 얻어진다. 이에 따라, 메모리셀에 기억된 데이타가 보호된다.
또한, 청구항 2에 관한 발명에서는, 청구항 1에 관한 발명에 있어서, 상기 메모리 소자를 비도통 상태로 하는 전압을 상기 메모리 소자가 취하는 가장 낮은 임계치보다도 낮은 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 한다.
청구항 2에 관한 발명에서는, 메모리 소자에 데이타가 기억되어 있더라도, 메모리 소자를 확실하게 비도통 상태로 할 수 있다.
또한, 청구항 3에 관한 발명에서는, 청구항 1에 관한 발명에 있어서, 상기 메모리 소자를 비도통 상태로 하는 전압이 공급되는 메모리 소자의 임계치가 판독 기준 전압보다도 높을 때, 상기 메모리 소자를 비도통 상태로 하는 전압을 상기 판독 기준 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 한다.
청구항 3에 관한 발명에서는, 메모리 소자의 게이트에 판독 기준 전압을 공급하여 메모리 소자를 비도통 상태로 하므로, 특수한 전압을 사용하지 않고도 판독을 금지하는 동작을 행할 수 있다.
또한, 청구항 4에 관한 발명에서는, 청구항 3에 관한 발명에 있어서, 상기 판독 기준 전압은 0V인 것을 특징으로 한다.
청구항 4에 관한 발명에서는, 판독 기준 전압이 구체적인 값을 제공할 수 있다.
또한, 청구항 5에 관한 발명에서는, 청구항 1 내지 청구항 4중 어느 한 항에 관한 발명에 있어서, 상기 메모리 소자를 비도통 상태로 하는 전압이 공급되는 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 한다.
청구항 5에 관한 발명에서는, 판독 금지 인지의 여부를 판별하는 정보를 메모리 소자에 기억시킴으로써, 예를 들면 판독의 금지를 어드레스 단위로 설정할 수 있는 등의 판독 금지 설정에 대한 자유도가 증대된다.
또한, 상기 목적을 달성하기 위해 청구항 6에 관한 발명에서는, 비트선 전위의 공급점과 소스 전위의 공급점 간에 상호 병렬로 접속되는 임계치 가변형의 메모리 소자를 구비하는 메모리셀을 포함하고, 상기 메모리셀로부터 데이타를 판독할 때 판독 선택된 메모리셀에 포함되어 있는 상기 메모리 소자 중 적어도 하나에 이 메모리 소자를 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 한다.
청구항 6에 관한 발명에서는, 판독 선택된 메모리셀에 포함되어 있는 메모리 소자 중 적어도 하나를 도통 상태로 함으로써 판독 선택된 메모리 셀로부터는 정확한 데이타를 판독할 수 없는 상태가 얻어진다. 이에 따라, 메모리셀에 기억된 데이타가 보호된다.
또한, 청구항 7에 관한 발명에서는, 청구항 6에 관한 발명에 있어서, 상기 메모리 소자를 도통 상태로 하는 전압을 상기 메모리 소자가 취하는 가장 높은 임계치보다도 높은 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 한다.
청구항 7에 관한 발명에서는, 메모리 소자에 데이타가 기억되어 있더라도, 메모리 소자를 확실하게 도통 상태로 할 수 있다.
또한, 청구항 8에 관한 발명에서는, 청구항 6에 관한 발명에 있어서, 상기 메모리 소자를 도통 상태로 하는 전압이 공급되는 메모리 소자의 임계치가 판독 기준 전압보다도 낮을 때 상기 메모리 소자를 도통 상태로 하는 전압을 상기 판독 기준 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 한다.
청구항 8에 관한 발명에서는, 메모리 소자의 게이트에 판독 기준 전압을 공급하여 메모리 소자를 도통 상태로 함으로써 특수한 전압을 사용하지 않고 판독을 금지시키는 동작을 행할 수 있다.
또한, 청구항 9에 관한 발명에서는, 청구항 8에 관한 발명에 있어서, 상기 판독 기준 전압은 전원 전압인 것을 특징으로 한다.
청구항 9에 관한 발명에서는, 판독 기준 전압의 구체적인 값을 제공할 수 있다.
또한, 청구항 10에 관한 발명에서는 청구항 6 내지 청구항 9 중 어느 한 항의 발명에 있어서, 상기 메모리 소자를 도통 상태로 하는 전압이 공급되는 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 한다.
청구항 10에 관한 발명에서는, 판독 금지 인지의 여부를 판별하는 정보를 메모리 소자에 기억시킴으로써, 예를 들면 판독 금지를 어드레스 단위로 설정할 수 있는 등의 판독 금지의 설정에 대한 자유도를 증대시킬 수 있다.
상기 목적을 달성하기 위해, 청구항 11에 관한 발명에서는, 비트선과 소스간에 상호 병렬로 접속되며 임계치 가변형의 메모리 소자를 포함하는 복수의 블럭과, 상기 블럭의 비트선 전위의 공급점과 소스 전위의 공급점 중 적어도 한 쪽에 설치된 상기 블럭을 선택하는 선택 소자를 구비하는 메모리셀을 포함하고, 상기 메모리셀로부터 데이타를 판독할 때 선택된 선택 소자에 이 선택 소자를 비도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 한다.
청구항 11에 관한 발명에서는, 판독 선택된 선택 소자를 비도통 상태로 함으로써, 판독 선택된 메모리셀로부터는 정확한 데이타를 판독할 수 없는 상태가 얻어진다. 이에 따라, 메모리셀에 기억된 데이타가 보호된다.
또한, 청구항 12에 관한 발명에서는, 청구항 11에 관한 발명에 있어서, 상기 선택 소자를 비도통 상태로 하는 전압을 상기 선택 소자의 임계치보다도 낮은 전압으로 하여 상기 선택 소자의 게이트에 공급하는 것을 특징으로 한다.
또한, 청구항 13에 관한 발명에서는, 청구항 11에 관한 발명에 있어서, 상기 선택 소자의 임계치가 0V보다도 높을 때, 상기 선택 소자를 비도통 상태로 하는 전압을 0V로 하여 상기 선택 소자의 게이트에 공급하는 것을 특징으로 한다.
청구항 13에 관한 발명에서는, 선택 소자의 게이트에 0V를 공급하여 선택 소자를 비도통 상태로 함으로써 특수한 전압을 사용하지 않고도 판독을 금지시키는 동작을 행할 수 있다.
또한, 청구항 14에 관한 발명에서는, 청구항 11 내지 청구항 13 중 어느 한 항에 관한 발명에 있어서, 상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 접속한 1개의 메모리 소자, 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 포함하는 NAND셀, 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 포함하는 NOR셀 중 어느 하나로 구성되어 있는 것을 특징으로 한다.
청구항 14에 관한 발명에서는, 블럭의 구체적인 구성예가 제공된다.
상기 목적을 달성하기 위해 청구항 15에 관한 발명에서는, 비트선과 소스선 간에 상호 병렬로 접속되며 임계치 가변형의 메모리 소자를 포함하는 복수의 블럭과, 상기 블럭의 비트선 전위의 공급점과 소스 전위의 공급점 중 적어도 한 쪽에 설치된 상기 블럭을 선택하는 선택 소자를 포함하는 메모리셀을 포함하고,
상기 메모리셀로부터 데이타를 판독할 때, 판독 선택된 메모리셀에 포함되는 메모리 소자 중 적어도 하나에 이 메모리 소자를 비도통 상태 또는 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 한다.
청구항 15에 관한 발명에서는, 판독 선택된 메모리셀에 포함되어 있는 메모리 소자 중 적어도 하나, 비도통 상태 또는 도통 상태로 되어 판독 선택된 메모리셀로부터는 정확한 데이타를 판독할 수 없는 상태가 얻어진다. 이에 따라, 메모리셀에 기억된 데이타가 보호된다.
또한, 청구항 16에 관한 발명에서는, 청구항 15에 관한 발명에 있어서, 상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 포함하는 NAND셀이고, 상기 NAND셀을 구성하는 메모리 소자 중 비선택의 메모리 소자의 게이트에 이 메모리 소자가 취하는 가장 낮은 임계치보다도 낮은 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 한다.
청구항 16에 관한 발명에서는, 메모리셀이 NAND셀을 갖고 있을 때, 메모리 소자에 데이타가 기억되어 있더라도, 확실하게 비도통 상태로 되어 판독을 금지시키는 동작을 확실하게 행할 수 있다.
또한, 청구항 17에 관한 발명에서는, 청구항 15에 관한 발명에 있어서, 상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 포함하는 NAND셀이고, 상기 NAND셀을 구성하는 메모리 소자 중 적어도 하나에 판독 금지 인지의 여부를 판별하는 판별용의 메모리 소자를 설치하고, 상기 판별용의 메모리 소자의 게이트에 판독 기준 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 한다.
청구항 17에 관한 발명에서는, 판별용의 메모리 소자를 설치함으로써, 예를 들면 특수한 전압을 사용하지 않고도 판독을 금지시키는 동작을 행하는 것이 가능해진다.
또한, 청구항 18에 관한 발명에서는, 청구항 17에 관한 발명에 있어서, 상기 판별용의 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 한다.
청구항 18에 관한 발명에서는, 판독 금지 인지의 여부를 판별하는 정보를 메모리 소자에 기억시킴으로써, 예를 들면 판독 금지를 어드레스 단위로 설정할 수 있는 등의 판독 금지의 설정에 대한 자유도가 증대된다.
또한, 청구항 19에 관한 발명에서는, 청구항 15에 관한 발명에 있어서, 상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 포함하는 NOR셀이고, 상기 NOR셀을 구성하는 메모리 소자 중 비선택의 메모리 소자의 게이트에 이 메모리 소자가 취하는 가장 높은 임계치보다도 높은 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 한다.
청구항 19에 관한 발명에서는, 메모리셀이 NOR셀을 갖고 있을 때 메모리 소자에 데이타가 기억되어 있더라도 확실하게 도통 상태로 되어 판독을 금지시키는 동작을 확실하게 행할 수 있다.
또한, 청구항 20에 관한 발명에서는, 청구항 15에 관한 발명에 있어서, 상기 블럭은, 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 포함하는 NOR셀이고, 상기 NOR셀을 구성하는 메모리 소자의 적어도 하나에 판독 금지 인지의 여부를 판별하는 판별용의 메모리 소자를 설치하고, 상기 판별용의 메모리 소자의 게이트에 판독 기준 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 한다.
청구항 20에 관한 발명에서는, 판별용의 메모리 소자를 설치함으로써, 예를 들면 특수한 전압을 사용하지 않고도 판독을 금지시키는 동작을 행하는 것이 가능해진다.
또한, 청구항 21에 관한 발명에서는, 청구항 20에 관한 발명에 있어서, 상기 판별용의 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 한다.
청구항 21에 관한 발명에서는, 판독 금지 인지의 여부를 판별하는 정보를 메모리 소자에 기억시킴으로써, 예를 들면 판독 금지를 어드레스 단위로 설정할 수 있는 등의 판독 금지의 설정에 대한 자유도가 증대된다.
또한, 청구항 22에 관한 발명에서는, 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 판독 금지 인지의 여부를 판별하는 판별용의 선택 소자를 적어도 하나 설치하고, 상기 판별용의 선택 소자의 게이트에 상기 판별용의 선택 소자를 비도통 상태 또는 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 한다.
청구항 22에 관한 발명에서는, 판별용의 선택 소자를 설치하여 이것을 비도통 상태 또는 도통 상태로 함으로써 판독 선택된 메모리셀로부터는 정확한 데이타를 판독할 수 없는 상태가 얻어진다. 이에 따라, 메모리셀에 기억된 데이타가 보호된다.
상기 목적을 달성하기 위해, 청구항 23에 관한 반도체 집적 회로 장치의 데이타 판독 금지 방법에서는, 메모리셀 어레이가 임의의 어드레스에 대해 데이타의 판독의 금지를 등록하는 단계와, 상기 메모리셀 어레이가 임의의 어드레스에 대해 데이타의 판독을 요구하는 단계와, 상기 판독 요구된 어드레스가 판독 금지 등록되어 있는지의 여부를 판별하는 단계와, 상기 판독 요구된 어드레스가 판독 금지 등록되어 있지 않는 경우 상기 판독 요구된 상기 메모리셀 어레이의 어드레스에 대해 판독 가능 전압을 셋트하는 단계와, 상기 판독 요구된 어드레스가 판독 금지 등록되어 있는 경우 적어도 상기 판독 요구된 어드레스에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 단계를 포함하는 것을 특징으로 한다.
청구항 23에 관한 발명에서는, 메모리셀 어레이가 임의의 어드레스에 대해 데이타의 판독의 금지를 등록함으로써, 예를 들면 데이타의 판독의 금지에 대한 자유도가 증대된다.
상기 목적을 달성하기 위해, 청구항 24에 관한 반도체 집적 회로 장치의 데이타의 판독 금지 방법에서는, 메모리셀 어레이를 포함하는 반도체 집적 회로 장치 칩에 칩 정보를 등록하는 단계와, 상기 반도체 집적 회로 장치 칩에 대조 정보를 입력하고 입력한 대조 정보와 상기 칩 정보를 대조하는 단계와, 상기 반도체 집적 회로 장치 칩의 메모리셀 어레이에 대해 데이타의 판독을 요구하는 단계와, 상기 대조 정보와 상기 칩 정보가 불일치할 때 상기 메모리셀 어레이에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 상태를 얻는 단계와, 상기 대조 정보와 상기 칩 정보가 일치할 때 상기 메모리셀 어레이에 대해 상기 판독을 금지하는 상태를 해제하는 단계를 포함하는 것을 특징으로 한다.
청구항 24에 관한 발명에서는, 대조 정보와 칩 정보가 일치할 때에만 데이타를 판독함으로써 기억되어 있는 데이타의 기밀성이 높아진다.
상기 목적을 달성하기 위해, 청구항 25에 관한 집적 회로형 기억 매체 시스템에서는, 메모리셀 어레이를 포함하며 이 메모리셀 어레이에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 상태를 얻는 기능과 외부로부터 대조 정보를 수신하여 이 대조 정보를 내부에 등록되어 있는 칩 정보와 대조하고 상기 대조 정보 정보와 상기 칩 정보가 일치할 때 상기 판독을 금지시키는 상태를 해제하는 기능을 포함하는 집적 회로형 기억 매체와, 상기 집적 회로형 기억 매체에 대조 정보를 송신함과 힘께 데이타의 판독을 요구하고 상기 집적 회로형 기억 매체로부터의 응답을 수신하는 기능을 포함하는 처리 장치를 포함하는 것을 특징으로 한다.
청구항 25에 관한 발명에서는, 집적 회로형 기억 매체의 분야에 있어서, 집적 회로형 기억 매체가 기억되어 있는 데이타를 대조 정보와 칩 정보가 일치할 때에 판독하는 것이 가능해진다. 따라서, 집적 회로형 기억 매체인 데이타의 기밀성을 높일 수 있다.
도 1은 EEPROM의 기본 구성을 나타내는 블럭도.
도 2는 제1 실시 형태에 따른 NAND형 EEPROM의 등가 회로도.
도 3은 제1 실시 형태에 따른 NAND형 EEPROM의 평면도.
도 4a는 도 3 중의 4A-4A선을 따라 절취한 단면도.
도 4b는 도 3중의 4B-4B선을 따라 절취한 단면도.
도 5는 제1 실시 형태에 따른 NAND형 EEPROM의 전압의 관계를 나타내는 도면.
도 6은 제2 실시 형태에 따른 NAND형 EEPROM의 전압의 관계를 나타내는 도면.
도 7은 제3 실시 형태에 따른 NAND형 EEPROM의 등가 회로도.
도 8은 제3 실시 형태에 따른 NAND형 EEPROM의 전압의 관계를 나타내는 도면.
도 9는 제4 실시 형태에 따른 NAND형 EEPROM의 전압의 관계를 나타내는 도면.
도 10은 제5 실시 형태에 따른 NAND형 EEPROM의 등가 회로도.
도 11은 제5 실시 형태에 따른 NAND형 EEPROM의 전압의 관계를 나타내는 도면.
도 12는 제6 실시 형태에 따른 EEPROM의 블럭도.
도 13은 제7 실시 형태에 따른 EEPROM의 블럭도.
도 14a는 제8 실시 형태에 따른 EEPROM의 판독 금지 어드레스 입력 동작을 도시하는 흐름도.
도 14b는 제8 실시 형태에 따른 EEPROM의 판독 금지 해제 동작을 도시하는 흐름도.
도 15는 제8 실시 형태에 따른 EEPROM의 판독 동작을 도시하는 흐름도.
도 16은 제8 실시 형태에 따른 EEPROM의 블럭도.
도 17은 제9 실시 형태에 따른 EEPROM의 판독 동작을 도시하는 흐름도.
도 18은 제9 실시 형태에 따른 EEPROM의 블럭도.
도 19는 제9 실시 형태에 따른 EEPROM의 다른 블럭도.
도 20은 제9 실시 형태에 따른 EEPROM을 탑재한 메모리 카드·시스템을 도시하는 블럭도.
도 21은 제9 실시 형태에 따른 EEPROM을 탑재한 메모리·시스템을 도시하는 블럭도.
도 22는 제10 실시 형태에 따른 NOR형 EEPROM의 등가 회로도.
도 23은 제10 실시 형태에 따른 NOR형 EEPROM의 전압의 관계를 나타내는 도면.
도 24는 제11 실시 형태에 따른 NOR형 EEPROM의 전압의 관계를 나타내는 도면.
도 25는 제12 실시 형태에 따른 NOR형 EEPROM의 등가 회로도.
도 26은 제12 실시 형태에 따른 NOR형 EEPROM의 전압의 관계를 나타내는 도면.
도 27은 제13 실시 형태에 따른 그랜드 어레이형 EEPROM의 등가 회로도.
도 28은 제14 실시 형태에 따른 AND형 EEPROM의 등가 회로도.
도 29는 제14 실시 형태에 따른 AND형 EEPROM의 전압의 관계를 나타내는 도면.
도 30은 제15 실시 형태에 따른 AND형 EEPROM의 전압의 관계를 나타내는 도면.
도 31은 제16 실시 형태에 따른 AND형 EEPROM의 등가 회로도.
도 32는 제16 실시 형태에 따른 AND형 EEPROM의 전압의 관계를 나타내는 도면.
도 33은 제17 실시 형태에 따른 AND형 EEPROM의 전압의 관계를 나타내는 도면.
도 34는 제18 실시 형태에 따른 AND형 EEPROM의 등가 회로도.
도 35는 제18 실시 형태에 따른 AND형 EEPROM의 전압의 관계를 나타내는 도면.
도 36은 제19 실시 형태에 따른 Hi-C셀형 EEPROM의 등가 회로도.
도 37은 제20 실시 형태에 따른 Hi-C셀형 EEPROM의 등가 회로도.
도 38은 제21 실시 형태에 따른 Hi-C셀형 EEPROM의 등가 회로도.
도 39는 제22 실시 형태에 따른 DINOR형 EEPROM의 등가 회로도.
도 40은 제23 실시 형태에 따른 DINOR형 EEPROM의 등가 회로도.
도 41은 제24 실시 형태에 따른 DINOR형 EEPROM의 등가 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 칩
2 : 메모리셀 어레이
3 : 행선
4 : 열선
5 : 메모리셀
6 : 행 디코더
7 : 센스 증폭기
8 : 열 디코더
9 : 버퍼
9 : 판독 금지 정보 메모리
11 : 칩 정보
100 : NAND 셀
102 : 드레인측 선택 게이트
104 : 소스측 선택 게이트
150 : NOR 셀
152 : 드레인측 선택 게이트
154 : 소스측 선택 게이트
이하, 도면을 참조하여 본 발명을 실시 형태에 따라 설명하기로 한다.
[제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 관한 EEPROM의 블럭도이다.
우선, EEPROM의 기본적인 블럭 구성에 대해 설명하기로 한다.
도 1에 도시한 바와 같이, EEPROM 칩(1)은 메모리셀 어레이(2)를 갖고 있다. 메모리셀 어레이(2)에는, 행선(WL: 3)과 열선(BL: 4)이 각각 형성되고, 행선(3)과 열선(4)과의 교점에는 메모리셀(5)이 배치된다. 메모리셀(5)은 하나의 메모리 트랜지스터로 구성되는 경우(NOR형)와, 복수의 메모리 트랜지스터로 구성되는 경우(NAND형, AND형, DINOR형 등)의 2가지가 있다. 행 디코더(6)는 행 어드레스 신호를 디코드하고, 활성화되는 행선(3)을 선택한다. 활성화된 행선(3)에 접속된 메모리셀(5)은 열선(4)에 기억 내용에 따른 데이타를 출력한다. 센스 증폭기(7)는 열선(4)에 출력된 데이타를 증폭/유지한다. 열 디코더(8)는 열 어드레스 신호를 디코드하고, 열선(4)을 선택한다. 선택된 열선(4)으로부터는 센스 증폭기(7)에 의해 증폭/유지된 데이타가 출력된다.
상기 블럭 구성을 갖는 EEPROM을 억세스할 때, 본 발명은 데이타를 정상적으로 판독할 수 있는 통상 판독 동작과, 데이타를 정상적으로 판독할 수 없는 판독 금지 동작의 2가지 동작을 행한다.
이하, 2가지 동작을, NAND형 EEPROM을 예로 들어 구체적으로 설명하기로 한다.
도 2는 NAND형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다. NAND형 EEPROM의 메모리셀 어레이(2)의 특징적인 부분은 메모리셀(5)이 비트선(열선: BL)과 소스선 SOURCE 간에 상호 직렬 접속되는 복수의 메모리 트랜지스터에 의해 구성된 유닛셀(이하, NAND셀)을 포함하는 것이다.
도 2에 도시한 바와 같이, 메모리셀(5)은 상호 직렬로 접속된 복수의 메모리 트랜지스터 M1 내지 Mn에 의해 구성되는 NAND셀(100)과, NAND셀(100)의 드레인단 D와 비트선 BL1 간에 직렬로 접속된 선택 트랜지스터 S1에 의해 구성되는 드레인측 선택 게이트(102)와, NAND셀(100)의 소스단 S와 소스선 SOURCE 간에 직렬로 접속된 선택 트랜지스터 S2에 의해 구성되는 소스측 선택 게이트(104)를 갖고 있다.
또한, NAND형의 경우, 도 1에 도시한 행선(3) 중 1개는 복수의 제어 게이트선 CG1 내지 CGn, 및 2개의 선택 게이트선 SG1, SG2에 대응한다. 열선(4) 중 1개는 비트선의 1개(BL1 또는 BL2)에 대응한다.
도 3은 NAND형 EEPROM의 메모리셀 어레이(2)의 평면도이다.
도 4a는, 도 3 중의 4A-4A선을 따라 절취한 단면도이고, 도 4b는 도 3중의 4B-4B선을 따라 절취한 단면도이다.
도 3, 도 4a, 도 4b 각각에 도시한 바와 같이, N형의 실리콘 기판(N­sub) 200(또는 N형의 웰 영역)에는, P형의 웰 영역(P­웰: 202)이 형성되어 있다. 웰 영역(202)의 표면에는 필드 산화막(SiO2: 204)이 형성되어 있다. 필드 산화막(204)은 웰 영역(202)의 표면에서 소자 영역을 구획한다. 필드 산화막(204)에 의해 구획된 웰 영역(202)에는 메모리 트랜지스터 M1 내지 Mn, 및 선택 트랜지스터 S1, S2가 각각 형성된다. 메모리 트랜지스터 M1 내지 Mn 중 하나의 예는, 웰 영역(202) 상에 터널 산화막(SiO2: 206), 플로팅 게이트(208), 플로팅 게이트 내지 제어 게이트 간 절연막(예를 들면 SiO2/Si3N4/SiO2의 3층막: 210), 및 제어 게이트(212: CG)를 순차 형성한 플로팅 게이트형의 MOS 트랜지스터이다. 또한, 선택 트랜지스터 S1, S2 중 하나의 예는, 웰 영역(202) 상에, 게이트 산화막(SiO2: 214), 게이트(SG: 216)를 형성한 통상의 MOS 트랜지스터이다.
선택 트랜지스터 S1의 N형 드레인 영역(218)은 웰 영역(202) 내에 형성되고, 비트선(BL1: 220)에 접속된다. 그 N형 소스 영역(222)은 웰 영역(202) 내에 형성되고, 메모리 트랜지스터 M1의 N형 소스/드레인 영역의 한쪽과 공유된다. 메모리 트랜지스터 M1의 다른 쪽 N형 소스/드레인 영역(2241)은 메모리 트랜지스터 M2의 N형 소스/드레인 영역의 한쪽과 공유된다. 메모리 트랜지스터 M2의 다른 쪽 N형 소스/드레인 영역(2242)은 메모리 트랜지스터 M3의 N형 소스/드레인 영역의 한쪽과 공유된다. 이하, 동일한 패턴을 메모리 트랜지스터 Mn까지 반복한다. 선택 트랜지스터 S2의 N형 드레인 영역(226)은, 메모리 트랜지스터 Mn의 소스/드레인 영역의 다른 쪽과 공유되고, 그 N형 소스 영역(SOURCE: 228)은 웰 영역(202) 내에 행방향으로 형성되어 다른 선택 트랜지스터의 N형 소스 영역(SOURCE)과 공유된다.
다음에, 제1 실시 형태에 관한 NAND형 EEPROM의 각 동작을 4개의 제어 게이트 중 제어 게이트 CG2를 선택하여 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 5에, 제1 실시 형태에 관한 NAND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
또, 도 5에 도시한 바와 같이, 제1 실시 형태에 있어서는 예를 들면 일괄 소거 동작 및 선택 기록 동작은 각각, 종래 알려져 있는 동작이면 된다. 따라서, 이하의 설명은 종래와 특히 다른 동작에 대해서만 상세하게 행하도록 한다.
(통상 판독 동작)
도 5에 도시한 바와 같이, 통상 판독 동작에서는 선택 게이트 SG1, SG2에 각각, 5V(전원 전위 Vcc 레벨)를 인가하고, 선택 트랜지스터 S1, S2를 각각 온시킨다. 판독 선택된 제어 게이트 CG2에는 판독 기준 전위 0V를 인가하고, 다른 비선택의 제어 게이트 CG1, CG3, CG4에는 각각 도통 전위 5V를 인가한다. 이에 따라, 메모리 트랜지스터 M1, M3, M4는 각각 온 된다.
또한, 메모리 트랜지스터 M2는 그 임계치가 판독 기준 전위 0V 이하일 때 온하고, 판독 기준 전위 0V 이상일 때 오프 한다. 이에 따라, 데이타가 0인지 1 인지 구별된다.
(판독 금지 동작)
도 5에 도시한 바와 같이, 판독 금지 동작에서는 비선택의 제어 게이트 중 적어도 하나에 메모리 트랜지스터의 플로팅 게이트 중의 전자의 유무에 관계없이 메모리 트랜지스터를 강제적으로 오프시키는 전위를 인가한다. 메모리 트랜지스터를 강제적으로 오프시키는 전위 중 하나의 예는 -5V이다. 이와 같은 전위 - 5V를 예를 들면 제어 게이트 CG1에 인가함으로써 NAND셀의 전류 통로는 판독 금지 동작 중 차단된다. 이에 따라, 억세스되도록하고 있는 메모리 트랜지스터 M2로부터는 정확한 데이타를 판독할 수 없게 된다. 이와 같이, 정확한 데이타를 메모리 트랜지스터로부터 판독할 수 없는 상태를 발생시킴으로써 판독 금지의 상태가 실현된다.
또한, 제1 실시 형태에 따른 판독 금지 동작에서는, 도 5에 도시된 바와 같이 메모리 트랜지스터를 강제적으로 오프시키는 전위(이하, 판독 금지 전위라고 함)를 비선택의 제어 게이트 CG1에 공급하고 있지만, 판독 금지 전위는 다른 비선택의 제어 게이트 CG3, CG4 등에 공급하는 것도 가능하다. 또한, 판독 금지 전위는 비선택의 제어 게이트의 복수에 공급하는 것도 가능하다.
또한, 판독 금지 전위는 도 5에 도시된 바와 같이 “-5V 로 하고 있지만, 메모리 트랜지스터를 강제적으로 오프시킬 수 있는 전위, 즉 메모리 트랜지스터가 취하는 몇 개의 임계치 중 가장 낮은 임계치보다도 낮은 전위이면 된다. 예를 들면, 메모리 트랜지스터의 가장 낮은 임계치가 -3V일 때에는 판독 금지 전위는 “-3V 이하이면 된다.
[제2 실시 형태]
제2 실시 형태는 제1 실시 형태와 동일하지만, 판독 금지 동작일 때, 메모리 트랜지스터가 아닌 선택 게이트를 강제적으로 오프시키는 것이 다르다.
도 6에, 제2 실시 형태에 따른 NAND 형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(통상 판독 동작)
도 6에 도시된 바와 같이, 제1 실시 형태와 동일하다.
(판독 금지 동작)
도 6에 도시된 바와 같이, 판독 금지 동작에서는 선택 게이트 SG1, SG2 각각에 선택 트랜지스터 S1, S2를 오프시키는 전위를 인가한다. 선택 트랜지스터 S1, S2를 오프시키는 전위 중 하나의 예는 “0V 이다. 이러한 전위“0V를 선택 게이트 SG1, SG2에 각각 인가함으로써, NAND 셀의 전류 통로는 판독 금지 동작 중 차단된다. 이에 따라, 억세스되도록 하고 있는 메모리 트랜지스터 M2로부터는 제1 실시 형태와 동일하게 정확한 데이타를 판독할 수 없게 된다.
또한, 제2 실시 형태에 따른 판독 금지 동작에서는 도 6에 도시된 바와 같이, 선택 게이트 SG1, SG2에 각각, 선택 트랜지스터 Sl, S2를 오프시키는 전위를 공급하고 있지만, 선택 게이트 SG1, SG2 중 어느 하나에 선택 트랜지스터의 한쪽을 오프시키는 전위를 인가하도록 해도 된다.
[제3 실시 형태]
제1 실시 형태에서는 비선택의 제어 게이트 중 몇 개를 강제적으로 오프시키며, 또한 제2 실시 형태에서는 선택 게이트를 강제적으로 오프시킴으로써, 판독 금지의 상태를 각각 실현하였다. 이 제3 실시 형태에 따른 NAND 형 EEPROM은, 판독을 금지하기 위한 판독 금지 게이트를 메모리셀 어레이(2) 중에 별도로 설치한 것이다.
도 7은, 제3 실시 형태에 따른 NAND형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 7에 도시된 바와 같이, 판독 금지 게이트 CG0은 예를 들면 제어 게이트 Cal 내지 CGn과 병행하게 설치된다. 판독 금지 게이트 CG0에 접속되는 트랜지스터는 판독 금지 동작일 때 NAND셀의 소스단(S)과, 그 드레인단 D를 차단시킨다. 이 제3 실시 형태에서는, 판독 금지 게이트 CG0에 접속되는 트랜지스터는 메모리 트랜지스터와 동일한 구조를 갖는다.
다음에, 제3 실시 형태에 따른 NAND 형 EEPROM의 각 동작을 4개의 제어 게이트 중 제어 게이트 CG2를 선택하여 이것에 접속된 메모리 트랜지스터 M2부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 8에, 제3 실시 형태에 따른 NAND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 8에 도시된 바와 같이, 판독 금지 게이트 CG0에는 “0V를 인가한다.
또, 판독 금지 게이트 CG0 이외의 전압 관계는 도 8에 도시된 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
(선택 기록 동작)
도 8에 도시된 바와 같이, 판독 금지 게이트 CG0에는 “Vm(=Vpp/2)을 인가한다.
또, 판독 금지 게이트 CG0 이외의 전압 관계는, 도 8에 도시된 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 8에 도시된 바와 같이, 판독 금지 게이트 CG0에 “5V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 메모리 트랜지스터 M0을 “온 시킨다. 이에 따라, 도 8에 도시된 바와 같이 판독 금지 게이트 CG0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함에 따라 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 8에 도시된 바와 같이, 판독 금지 게이트 CG0에 “-5V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 메모리 트랜지스터 M0을 강제적으로“오프 시킨다. 이에 따라, 도 8에 도시된 바와 같이 판독 금지 게이트 CG0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 해도 데이타를 정상적으로 판독할 수 없게 된다.
[제4 실시 형태]
제4 실시 형태는, 등가 회로적으로는 제3 실시 형태와 동일한 것이지만, 판독 금지 게이트에 접속되는 메모리 트랜지스터에 통상 판독이나, 판독 금지인지를 식별하는 데이타를 기억시키도록 한 것이다.
도 9에, 제4 실시 형태에 따른 NAND 형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 9에 도시된 바와 같이 제3 실시 형태와 동일하다.
(선택 기록 동작)
도 9에 도시된 바와 같이 제3 실시 형태와 동일하다.
(통상 판독 동작)
도 9에 도시된 바와 같이, 판독 금지 게이트 CG0에 “5V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 메모리 트랜지스터 M0을 “온 시킨다. 이에 따라, 도 9에 도시된 바와 같이 판독 금지 게이트 CG0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써, 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 9에 도시된 바와 같이, 판독 금지 게이트 CG0에 “0V를 인가한다. 이 전위는, 예를 들면 도 9의 통상 판독 동작의 란에 도시하는 제어 게이트 CG2의 전위, 즉 판독 기준 전위와 동일하다.
이 때, 메모리 트랜지스터 M0 임계치가 판독 기준 전위“0V보다도 높으면, 메모리 트랜지스터 M0은 “오프한다. 이 경우는, 판독 금지이고 판독 금지 게이트 CG0 이외의 전압 관계를 도 9에 도시된 바와 같이 통상 판독 동작과 동일한 전압 관계로 해도 데이타를 정상적으로 판독할 수 없다.
또한, 메모리 트랜지스터 M0 임계치가, 판독 기준 전위“0V보다도 낮으면, 메모리 트랜지스터 M0은 “온한다. 이 경우는, 판독 금지 게이트 CG0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 하면, 데이타는 정상적으로 판독된다.
또, 제4 실시 형태에서 판독 금지 게이트 CG0에 도통 전위“5V를 공급하도록 하면, 메모리 트랜지스터 M0은 기억되어 있는 데이타에 상관없이 “온한다. 이 때문에, 기억시킨 판독 금지의 상태를 필요에 따라 회피할 수 있다.
[제5 실시 형태]
도 10은, 제5 실시 형태에 따른 NAND 형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 10에 도시된 바와 같이, 제5 실시 형태는 판독 금지 게이트 CG0에 접속되는 트랜지스터를 메모리 트랜지스터부터 트랜지스터 T0으로 한 것이다. 트랜지스터 T0의 구조로서는, 통상의 트랜지스터 또는 도 10에 도시된 바와 같이, 메모리 트랜지스터에서는 플로팅 게이트로 되는 부분을 제어 게이트와 단락시킨 것 등이 있다.
다음에, 제5 실시 형태에 따른 NAND 형 EEPROM의 각 동작을 4개의 제어 게이트 중, 제어 게이트 CG2를 선택하고, 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 11에, 제5 실시 형태에 따른 NAND 형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 11에 도시된 바와 같이 판독 금지 게이트 CG0에는 “0V를 인가한다.
또, 판독 금지 게이트 CG0 이외의 전압 관계는, 도 11에 도시된 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
(선택 기록 동작)
도 11에 도시된 바와 같이 판독 금지 게이트 CG0에는 “Vm(=Vpp/2)을 인가한다.
또, 판독 금지 게이트 CG0 이외의 전압 관계는, 도 11에 도시된 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 11에 도시된 바와 같이, 판독 금지 게이트 CG0에 “5V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 트랜지스터 T0을 “온시킨다. 이에 따라, 도 11에 도시된 바와 같이 판독 금지 게이트 CG0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 11에 도시된 바와 같이, 판독 금지 게이트 CG0에 “0V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 트랜지스터 T0을 “오프시킨다. 이에 따라, 도 11에 도시된 바와 같이, 판독 금지 게이트 CG0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계에서도 데이타는 정상적으로 판독할 수 없게 된다.
[제6 실시 형태]
제6 실시 형태는, 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 판독 불가의 전압을 셋트할 수 있는 EEPROM의 제1 구성예이다.
도 12는, 제6 실시 형태에 따른 EEPROM의 블럭도이다.
도 12에 도시된 바와 같이, 칩(1)에는 버퍼(9)가 설치되어 있고, 이 버퍼(9)에는 판독 금지 코맨드가 입력된다. 입력된 판독 금지 코맨드는, 또한 행 디코더(6)에 입력된다. 행 디코더(6)는 판독 금지 코맨드를 수신할 때 또는 수신하고 있는 동안 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 바와 같은 판독 불가의 전압을 셋트한다.
상기 EEPROM이면, 판독 금지 코맨드가 입력될 때 또는 입력되어 있는 동안 판독 금지의 상태를 만들 수 있다.
또한, 칩(1)에는 판독 금지 코맨드를 대신해서 판독 금지 해제 코맨드를 입력하도록 하는 것도 가능하다. 이 경우에는, 판독 금지 해제 코맨드가 입력될 때, 혹은 입력되어 있는 동안, 통상 판독의 상태를 만들 수 있다.
[제7 실시 형태]
제7 실시 형태는 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 판독 불가의 전압을 셋트할 수 있는 EEPROM의 제2 구성예이다.
도 13은, 제7 실시 형태에 따른 EEPROM의 블럭도이다.
도 13에 도시된 바와 같이 칩(1)에는, 판독 금지 정보를 기억하는 메모리(9')가 설치되어 있고, 이 메모리(9')는 판독 금지 코맨드가 입력될 때 판독을 금지시키는 정보를 기억한다. 행 디코더(6)는, 메모리(9')로부터 판독을 금지하는 정보를 수신할 때 또는 수신하고 있을 동안 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 바와 같은 판독 불가의 전압을 셋트한다. 또한, 판독을 금지하는 정보는 메모리(9')에 판독 금지 해제 코맨드를 입력하는 것으로 소거할 수 있다.
상기 EEPROM이면, 메모리(9')에 판독을 금지하는 정보가 기억되어 있는 동안 판독 금지의 상태를 만들 수 있다.
또한, 메모리(9')에는 판독을 금지하는 정보를 대신해서 판독 금지를 해제하는 정보를 기억시킬 수 있다. 이 경우에는, 메모리(9')에 판독 금지를 해제하는 정보가 기억되어 있는 동안, 통상 판독의 상태를 만들 수 있다.
[제8 실시 형태]
제8 실시 형태는 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된, 판독 불가의 전압을 셋트할 수 있는 EEPROM의 제3 구성예이다. 이 제8 실시 형태는 판독 불가의 전압을 메모리셀 어레이(2)의 전체로도, 또한 어드레스 단위로도 셋트할 수 있도록 한 것이다.
도 14a는 판독 금지 어드레스의 기억 동작의 알고리즘을 나타내는 흐름도이고, 도 14b는 판독 금지 어드레스의 해제 동작의 알고리즘을 도시하는 흐름도이고, 도 15는 판독 동작의 알고리즘을 나타내는 흐름도이다.
또한, 도 16은 도 14a, 도 14b 및 도 15에 도시된 알고리즘에 따른 동작을 가능하게 하는 EEPROM 구성예의 하나를 나타내는 블럭도이다.
이하, 제8 실시 형태에 따른 NAND 형 EEPROM의 각 동작을 설명하기로 한다. (판독 금지 어드레스를 기억시키는 동작)
도 14a에 도시된 바와 같이, 우선 판독 금지 코맨드를 도 16에 도시된 메모리(9’)에 입력한다. 다음에, 판독 금지 어드레스를 메모리(9')에 입력한다. 그리고, 판독 금지 어드레스를 메모리(9')에 기억시킨다.
(판독 동작)
도 15에 도시된 바와 같이, 우선 판독 어드레스를 입력한다. 다음에, 입력된 판독 어드레스와 메모리(9')에 기억되어 있는 판독 금지 어드레스를 비교한다.
일치하지 않는 경우, 통상의 판독 동작이 행해지고, 정상적인 데이타가 출력되고, 판독 동작이 종료된다.
또한, 일치하는 경우, 판독 금지 동작이 행해지고, 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 바와 같은 판독 불가의 전압을 셋트한다. 그 후, 판독 동작이 행해지지만, 실제로는 정상이 아닌 데이타(오 데이타)가 출력되고, 판독 동작이 종료된다.
또, 일치하는 경우, 도 15에 파선으로 도시된 흐름과 같이 판독 불가를 도시하는 출력을 행하여 판독 동작을 종료시키도록 해도 좋다. 판독 불가를 도시하는 출력은 예를 들면 메모리(9')로부터 출력하거나, 또는 메모리셀 어레이(2)에 판독 불가를 나타내는 정보를 기억하는 영역을 설치해 두고 이 영역을 억세스하고 출력하면 된다.
(판독 금지 어드레스를 해제하는 동작)
도 14b에 도시된 바와 같이, 우선 판독 금지 해제 코맨드를 메모리(9')에 입력한다. 다음에, 판독 금지 해제 어드레스를 메모리(9')에 입력한다. 다음에, 메모리(9')에 기억되어 있는 판독 금지 어드레스 중, 판독 해제 어드레스에 대응한 것을 소거한다. 또, 메모리(9')에 기억되어 있는 판독 금지 어드레스는 일괄하여 소거하도록 해도 좋다.
상기 EEPROM에서는 판독 어드레스가 메모리(9')에 기억된 판독 금지 어드레스에 일치했을 때에 판독 금지의 상태를 만들 수 있다.
또한, 메모리(9')에는 판독 금지 어드레스를 대신해서 판독 금지 해제 어드레스를 기억시킬 수 있다. 이 경우에는, 판독 어드레스가 메모리(9')에 기억된 판독 금지 해제 어드레스에 일치했을 때, 통상 판독의 상태를 만들 수 있다.
[제9 실시 형태]
제9 실시 형태는, 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 바와 같은 판독 불가의 전압을 셋트할 수 있는 EEPROM의 제4 구성예이다.
제9 실시 형태는, 판독 금지의 상태를 칩(1)의 외부로부터 대조 정보를 입력하고, 입력된 대조 정보가 칩(1)이 갖는 정보와 일치했을 때만 해제되도록 한 것이다.
도 17은 판독 동작의 알고리즘을 나타낸 흐름도이다. 또한, 도 18은 도 17에 도시된 알고리즘에 따른 동작을 가능하게 하는 EEPROM의 구성예의 하나를 도시하는 블럭도이다.
이하, 어댑터(CPC)로부터 칩(1)에 어댑터 정보를 입력하고, 입력된 어댑터 정보를 칩(1)이 갖는 칩 정보와 대조시키는 예를 설명하기로 한다.
(판독 동작)
도 17에 도시된 바와 같이 우선, 어댑터 정보를 도 18에 도시된 버퍼(9)에 입력한다. 다음에, 입력된 어댑터 정보와 기억부(11)에 기억된 칩 정보를 비교한다.
일치하는 경우, 통상 판독 동작이 행해지고, 정상적인 데이타가 출력되어 판독 동작이 종료된다.
또한, 일치하지 않는 경우, 도 5, 도 6, 도 8, 도 9, 도 11의 판독 금지의 란에 도시된 바와 같은 판독 불가의 전압을 셋트한다. 그 후, 판독 동작이 행해지지만 실제로는 정상이 아닌 데이타(오 데이타)가 출력되어 판독 동작이 종료된다.
또, 불일치한 경우, 도 17에 파선으로 도시되는 흐름과 같이 판독 불가를 도시하는 출력을 행하여 판독 동작을 종료시키도록 해도 좋다. 판독 불가의 출력은 제8 실시 형태와 마찬가지로 예를 들면 기억부(11)로부터 출력하거나, 메모리셀 어레이(2)의 판독 불가의 정보를 기억하는 영역을 억세스하고 출력하면 된다.
또한, 제9 실시 형태에 따른 입력된 어댑터 정보를 칩 정보와 대조시키는 형태는 제6 내지 제8 실시 형태에서 설명한 형태와 상호 결합하여 사용할 수 있다. 하나의 예로서, 도 19에 제9 실시 형태와 제8 실시 형태를 결합한 예를 도시한다.
상기 EEPROM이면, 입력된 어댑터 정보가 칩 정보와 일치했을 때 판독 금지의 상태를 해제할 수 있다. 따라서, 특정한 어댑터를 이용했을 때에만 데이타를 판독할 수 있도록 할 수 있어 데이타의 기밀성이 확보된다.
도 20에, 제9 실시 형태에 따른 EEPROM을 탑재한 메모리 카드·시스템의 구성예의 하나를 도시한다.
도 20에 도시된 바와 같이, 집적 회로형 기억 매체로서의 메모리 카드(20)에는 도 19에 도시된 EEPROM 칩(1)이 탑재되어 있다. 메모리 카드(20)에는 외부 단자(12, 13, 14)가 설치되어 있다. 외부 단자(12)에는, 어댑터(22)를 통해 어드레스 입력이 공급된다. 마찬가지로, 외부 단자(13)에는 어댑터(22)를 통해 판독 금지/해제 코맨드 입력, 및 어댑터(22)로부터 어댑터 정보가 공급된다. 외부 단자(14)에는 데이타 출력이 공급되고, 데이타 출력은 외부 단자(14)를 통해 어댑터(22)에 공급된다.
이와 같이, 제9 실시 형태에 따른 EEPROM을 예를 들면 메모리 카드(20)에 탑재했을 때에는 그 카드(20)로부터는 특정한 어댑터(22)를 이용할 때만 데이타를 판독할 수 있도록 할 수 있다. 이 때문에, 카드(20) 데이타의 기밀성이 확보된다.
또한, 어댑터를 CPU를 대신하여, CPU로부터 대조 정보를 입력하고, 입력된 대조 정보와 칩 정보를 대조시키도록 해도 된다.
도 21에, 제9 실시 형태에 따른 EEPROM을 이용한 메모리·시스템의 구성예의 하나를 도시한다.
도 21에 도시된 바와 같이, 집적 회로형 기억 매체로서의 메모리 패키지(24)에는, 도 19에 도시된 EEPROM 칩(1)이 내장되어 있다. 패키지(24)에는 외부 단자(12, 13, 14)가 설치되어 있다. 외부 단자(12)에는 처리 장치인 CPU(26)로부터 어드레스 입력이 공급된다. 마찬가지로, 외부 단자(13)에는 CPU(26)로부터 판독 금지/해제 코맨드 입력, 및 대조 정보가 공급된다. 외부 단자(14)에는 데이타 출력이 공급되고, 데이타 출력은 외부 단자(14)를 통해 CPU(22)로 공급된다.
도 21에 도시된 바와 같이, 제9 실시 형태에 따른 EEPROM을 이용한 메모리·시스템에서는 시스템의 CPU가 특정한 대조 정보를 송신했을 때에만, 데이타를 판독할 수 있도록 할 수 있다. 이 때문에, 시스템 데이타의 기밀성이 확보된다.
[제10 실시 형태]
도 22는 본 발명의 제10 실시 형태에 따른 NOR 형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
NOR형 EEPROM의 메모리셀 어레이(2)의 특징적인 점은, 메모리셀(5)이 하나의 메모리 트랜지스터, 또는 하나의 메모리 트랜지스터와, 이 메모리 트랜지스터를 선택하는 선택 트랜지스터를 포함하는 것이다.
도 22에 도시된 바와 같이, 판독 금지 게이트 WL0은 예를 들면 제어 게이트 WL1 내지 WLn과 병행하게 설치된다. 판독 금지 게이트 WL0은 판독 금지 동작을 하는 동안, 비트선 BL을 소스선 SOURCE와 단락시킨다. 이 제10 실시 형태에서는, 판독 금지 게이트 WL0에 접속되는 트랜지스터는 메모리 트랜지스터 M0에 의해 구성되어 있다.
다음에, 제10 실시 형태에 따른 NOR 형 EEPROM의 각 동작을 4개의 제어 게이트 중, 제어 게이트 WL2를 선택하고, 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 23에, 제10 실시 형태에 따른 NAND 형 EEPPOM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 23에 도시된 바와 같이, 판독 금지 게이트 WL0에는 “0V나, “12V를 인가한다. 또는 “플로팅(F)으로 한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는, 도 23에 도시된 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
또한, 제어 게이트 WL1 내지 WL4에 예를 들면“-8V 정도의 마이너스 전압을 인가하고, 소스선 SOURCE의 전위를 예를 들면 4V 정도의 플러스 전위로 하여 소거하는 것도 가능하다.
(선택 기록 동작)
도 23에 도시된 바와 같이, 판독 금지 게이트 WL0에는 “0V를 인가한다. 또, 판독 금지 게이트 WL0 이외의 전압 관계는, 도 23에 도시된 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 23에 도시된 바와 같이, 판독 금지 게이트 WL0에 “0V를 인가하고, 판독 금지 게이트 CG0을 게이트로 하는 트랜지스터 M0을 “오프시킨다. 이에 따라, 도 23에 도시된 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써, 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 23에 도시된 바와 같이, 판독 금지 게이트 WL0에 “10V를 인가하고, 판독 금지 게이트 WL0을 게이트로 하는 메모리 트랜지스터 M0을 강제적으로“온 시킨다. 이에 따라, 도 23에 도시된 바와 같이, 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 해도, 데이타는 정상적으로 판독할 수 없게 된다.
[제11 실시 형태]
제11 실시 형태는 등가 회로적으로는 제10 실시 형태와 동일한 것이지만, 판독 금지 게이트에 접속되는 메모리 트랜지스터에 통상 판독이나, 판독 금지를 식별하는 데이타를 기억시키도록 한 것이다.
도 24에, 제11 실시 형태에 따른 NOR 형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 24에 도시된 바와 같이, 제10 실시 형태와 동일하다.
(선택 기록 동작)
도 24에 도시된 바와 같이 제10 실시 형태와 동일하다.
(통상 판독 동작)
도 24에 도시된 바와 같이, 판독 금지 게이트 CG0에 “0V를 인가하고, 판독 금지 게이트 WL0을 게이트로 하는 메모리 트랜지스터 M0을 “오프시킨다. 이에 따라, 도 24에 도시된 바와 같이, 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 24에 도시된 바와 같이, 판독 금지 게이트 WL0에 “5V를 인가한다. 이 전위는, 예를 들면 도 24의 통상 판독 동작의 란에 도시된 제어 게이트 WL2의 전위, 즉 판독 기준 전위와 동일하다.
이 때, 메모리 트랜지스터 M0 임계치가 판독 기준 전위“5V보다도 낮으면, 메모리 트랜지스터 M0은 “온한다. 이 경우는 판독 금지이고, 판독 금지 게이트 WL0 이외의 전압 관계를 도 24에 도시된 바와 같이 상기 통상 판독 동작과 동일한 전압 관계로 해도 데이타를 정상적으로 판독할 수 없다.
또한, 메모리 트랜지스터 M0 임계치가 판독 기준 전위“5V보다도 높으면, 메모리 트랜지스터 M0은 “오프한다. 이 경우는, 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 하면, 데이타는 정상적으로 판독된다.
또한, 제11 실시 형태에서, 판독 금지 게이트 WL0에 “0V를 공급하도록 하면, 메모리 트랜지스터 M0이 기억되어 있는 데이타에 상관없이 “오프한다. 이 때문에, 기억시킨 판독 금지의 상태를 필요에 따라 회피할 수 있다.
[제12 실시 형태]
도 25는 제12 실시 형태에 따른 NOR 형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 25에 도시된 바와 같이, 제12 실시 형태는 판독 금지 게이트 WL0에 접속되는 트랜지스터를 메모리 트랜지스터부터 트랜지스터 T0으로 한 것이다. 트랜지스터 T0의 구조로서는 통상의 트랜지스터, 또는 도 25에 도시된 바와 같이 메모리 트랜지스터에서는 플로팅 게이트로 되는 부분을 제어 게이트와 단락시키는 예가 있다.
다음에, 제12 실시 형태에 따른 NOR 형 EEPROM의 각 동작을 4개의 제어 게이트 중 제어 게이트 WL2를 선택하여 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 26에, 제12 실시 형태에 따른 NOR 형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 26에 도시된 바와 같이, 판독 금지 게이트 WL0에는, 0V 또는, 12V를 인가한다. 또는 플로팅(F)으로 한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 26에 도시된 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
(선택 기록 동작)
도 26에 도시된 바와 같이, 판독 금지 게이트 WL0에는 “0V를 인가한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 26에 도시된 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 26에 도시된 바와 같이, 판독 금지 게이트 CG0에 “0V를 인가하고, 판독 금지 게이트 WL0을 게이트로 하는 트랜지스터 T0을 “오프시킨다. 이에 따라, 도 26에 도시된 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써, 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 26에 도시된 바와 같이, 판독 금지 게이트 WL0에 “5V를 인가하고, 판독 금지 게이트 WL0을 게이트로 하는 트랜지스터 T0을 “온 시킨다. 이에 따라, 도 26에 도시된 바와 같이, 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 해도, 데이타는 정상적으로 판독할 수 없게 된다.
[제13 실시 형태]
도 27은 이 발명의 제13 실시 형태에 따른 NOR형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 27에 도시된 EEPROM은 그랜드 어레이형이라고 불리는 것이다. 그랜드 어레이형 EEPROM은 기본적으로 NOR형이다. 따라서, 판독 금지 동작은 제12 실시 형태와 동일하게 행함으로써 실현할 수 있다. 예를 들면 도 27에 도시된 판독 금지 게이트 WL0에 접속된 메모리 트랜지스터 M0을 “온시키고, 도 23, 도 24, 도 26의 판독 금지 동작의 란에 도시된 바와 같은 비트선 BL을 소스선 SOURCE와 단락시키는 전압을 셋트하면 된다.
또한, 도 27에는 소거 게이트 EG를 갖는 그랜드 어레이형 EEPROM을 도 23, 도 24, 도 26의 판독 금지 동작의 란에 도시된 바와 같은 판독 불가의 전압을 셋트할 수 있다.
또한, 도 27에는 제어 게이트의 일부를 플로팅 게이트로부터 채널 길이 방향으로 오프셋시킨, 스플릿 채널형의 그랜드 어레이형 EEPROM을 도시하고 있지만, 스플릿 채널형이 아니라도 도 23, 도 24, 도 26의 판독 금지 동작의 란에 도시된 바와 같은 판독 불가의 전압을 셋트할 수 있다.
[제14 실시 형태]
도 28은 이 발명의 제14 실시 형태에 따른 AND형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
AND형 EEPROM의 메모리셀 어레이(2)의 특징적인 점은, 메모리셀(5)이 상호 병렬 접속된 복수의 메모리 트랜지스터에 의해 구성된 유닛셀(이하, NOR 셀)을 포함하는 것이다.
도 28에 도시된 바와 같이, 메모리셀(5)은 상호 병렬로 접속된 복수의 메모리 트랜지스터 Ml 내지 Mn에 의해 구성되는 NOR 셀(150)과, NOR 셀(150)의 드레인단 D와 비트선 BL1 간에 직렬로 접속된 선택 트랜지스터 S1에 의해 구성되는 드레인측 선택 게이트(152)와, NOR 셀(150)의 소스단 S와 소스선 SOURCE 간에 직렬로 접속된 선택 트랜지스터 S2에 의해 구성되는 소스측 선택 게이트(154)를 갖고 있다.
또한, AND형의 경우, 도 1에 도시된 행선(3) 중 하나는 복수의 제어 게이트선 WL1 내지 WLn, 및 2개의 선택 게이트선 SG1, SG2에 대응한다. 열선(4) 중 하나는 비트선 중 하나(BL1 또는 BL2)에 대응한다.
다음에, 제14 실시 형태에 따른 AND 형 EEPROM의 각 동작을 4개의 제어 게이트 중, 제어 게이트 WL2를 선택하여 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 29에, 제14 실시 형태에 따른 AND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
또, 도 29에 도시된 바와 같이 제14 실시 형태에서는 예를 들면 일괄 소거 동작 및 선택 기록 동작은 각각, 종래에 알려져 있는 동작이면 된다. 따라서, 이하의 설명은, 종래와 특히 다른 동작에 대해서만 상세히 행하기로 한다.
(통상 판독 동작)
도 29에 도시된 바와 같이, 통상 판독 동작에서는 선택 게이트 SG1, SG2에 각각 5V(전원 전위 Vcc 레벨)를 공급하고, 선택 트랜지스터 S1, S2를 각각 온시킨다. 판독 선택된 제어 게이트 WL2에는 판독 기준 전위 3V를 인가하고, 다른 비선택의 제어 게이트 WL1, WL3, WL4에는 각각 0V를 인가한다. 이에 따라, 메모리 트랜지스터 M1, M3, M4는 각각“오프한다.
또한, 메모리 트랜지스터 M2는, 그 임계치가 판독 기준 전위 3V이하일 때“온하고 판독 기준 전위 3V 이상일 때“오프한다. 이에 따라, 데이타가 “0인지 1인지의 여부가 구별된다.
(판독 금지 동작)
도 29에 도시된 바와 같이, 판독 금지 동작에서는 비선택의 제어 게이트 중, 적어도 하나에 메모리 트랜지스터의 플로팅 게이트 중의 전자의 유무에 상관없이 메모리 트랜지스터를 강제적으로 온시키는 전위를 인가한다. 메모리 트랜지스터를 강제적으로 오프시키는 전위 중 하나의 예는 6V이다. 이러한 전위 6V를 예를 들면 제어 게이트 WL1에 인가함으로써, NOR 셀(150)의 소스단 S와 그 드레인단 D가 판독 금지 동작 중 상호 단락된다. 이에 따라, 억세스되도록 하는 메모리 트랜지스터 M2로부터는 정확한 데이타를 판독할 수 없게 된다.
또한, 제14 실시 형태에 따른 판독 금지 동작에서는, 도 29에 도시된 바와 같이 메모리 트랜지스터를 강제적으로 온시키는 전위(이하, 판독 금지 전위라고 함)를, 비선택의 제어 게이트 WL1에 공급하고 있지만, 판독 금지 전위는 다른 비선택의 제어 게이트 WL3, WL4 등에 공급하는 것도 가능하다. 또한, 판독 금지 전위는 비선택의 제어 게이트의 복수에 공급하는 것도 가능하다.
또한, 판독 금지 전위는 도 29에 도시된 바와 같이 “6V로 하고 있지만 메모리 트랜지스터를 강제적으로 오프할 수 있는 전위, 즉 메모리 트랜지스터가 취해지는 몇 개의 임계치 중, 가장 높은 임계치보다도 높은 전위이면 된다. 예를 들면 메모리 트랜지스터의 가장 높은 임계치가 3V 이하일 때에는 판독 금지 전위는 3V 이면 된다.
[제15 실시 형태]
제15 실시 형태는 제14 실시 형태와 동일한 것이지만, 판독 금지 동작일 때 메모리 트랜지스터가 아닌 선택 게이트를 강제적으로 오프시키는 것이 다르다.
도 30에 제15 실시 형태에 따른 AND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(통상 판독 동작)
도 30에 도시한 바와 같이 제14 실시 형태와 동일하다.
(판독 금지 동작)
도 30에 도시한 바와 같이, 판독 금지 동작에서는 선택 게이트 SG1, SG2 각각에 선택 트랜지스터 S1, S2를 오프시키는 전위를 인가한다. 선택 트랜지스터 S1, S2를 오프시키는 전위의 하나의 예는 0V 이다. 이러한 전위 0V를 선택 게이트 SG1, SG2에 각각 인가함으로서 NAND셀의 전류 통로는 판독 금지 동작 중 차단된다. 이에 따라, 억세스되도록 하고 있는 메모리셀 트랜지스터 M2로부터는 제14 실시 형태와 마찬가지로 정확한 데이타를 판독할 수 없게 된다.
또한, 제15 실시 형태에 따른 판독 금지 동작에서는 도 30에 도시한 바와 같이, 선택 게이트 SG1, SG2에 각각 선택 트랜지스터 S1, S2를 오프시키는 전위를 제공하고 있지만, 선택 게이트 SG1, SG2 중 어느 하나에 선택 트랜지스터의 한쪽을 오프시키는 전위를 제공하도록 해도 좋다.
[제16 실시 형태]
제14 실시 형태에서는 비선택의 제어 게이트 중의 몇 개를 강제적으로 온시키며 또한 제15 실시 형태에서는 선택 게이트를 강제적으로 오프시키는 것으로 판독 금지의 상태를 각각 실현하였다. 이 제16 실시 형태에 따른 AND형 EEPROM은 판독을 금지하기 위한 판독 금지 게이트를 메모리셀 어레이(2) 중에 별도로 설치한 것이다.
도 31은 제16 실시 형태에 따른 AND형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 31에 도시한 바와 같이, 판독 금지 게이트 WL0는 예를 들면 제어 게이트 WL1 내지 WLn과 병행하게 설치된다. 판독 금지 게이트 WL0에 접속되는 트랜지스터는 판독 금지 동작일 때, NOR셀의 소스단 S와 그 드레인단 D를 상호 단락시킨다. 이 제16 실시 형태에서는 판독 금지 게이트 WL0에 접속되는 트랜지스터는 메모리 트랜지스터와 동일한 구조를 갖고 있다.
다음에, 제16 실시 형태에 따른 AND형 EEPROM의 각 동작을 4개의 제어 게이트 중 제어 게이트 WL2를 선택하여 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 대해 설명하기로 한다.
도 32에 제16 실시 형태에 따른 AND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 32에 도시한 바와 같이, 판독 금지 게이트 WL0에는 15V을 인가한다
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 32에 도시한 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
(선택 기록 동작)
도 32에 도시한 바와 같이, 판독 금지 게이트 WL0에는 0V를 인가한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 32에 도시한 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 32에 도시한 바와 같이, 판독 금지 게이트 WL0에 0V를 인가하고 판독 금지 게이트 WL0를 게이트로 하는 메모리 트랜지스터 M0를 오프 시킨다. 이에 따라, 도 32에 도시한 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 32에 도시한 바와 같이, 판독 금지 게이트 WL0에 6V를 인가하고 판독 금지 게이트 WL0를 게이트로 하는 메모리 트랜지스터 M0를 강제적으로 온 시킨다. 이에 따라, 도 32에 도시한 바와 같이, 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로도 데이타는 정상적으로 판독하지 않게 된다.
[제17 실시 형태]
제17 실시 형태는 등가 회로적으로는 제16 실시 형태와 동일하지만, 판독 금지 게이트에 접속되는 메모리 트랜지스터에 통상 판독인지 판독 금지인지를 식별하는 데이타를 기억시키도록 한 것이다.
도 33에 제17 실시 형태에 따른 AND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 33에 도시한 바와 같이, 제16 실시 형태와 동일하다.
(선택 기록 동작)
도 33에 도시한 바와 같이, 제16 실시 형태와 동일하다.
(통상 판독 동작)
도 33에 도시한 바와 같이 판독 금지 게이트 WL0에 0V를 인가하고 판독 금지 게이트 WL0를 게이트로 하는 메모리 트랜지스터 M0를 오프시킨다. 이에 따라, 도 33에 도시한 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 33에 도시한 바와 같이, 판독 금지 게이트 WL0에 3V를 인가한다. 이 전위는 예를 들면 도 33의 통상 판독 동작의 란에 도시하는 제어 게이트 WL2의 전위 즉, 판독 기준 전위와 동일하다.
이 때, 메모리 트랜지스터 M0 임계치가 판독 기준 전위 3V 보다도 낮으면 메모리 트랜지스터 M0는 온 한다. 이 경우는 판독 금지이고 판독 금지 게이트 WL0 이외의 전압 관계를 도 33에 도시한 바와 같이 통상 판독 동작과 동일한 전압 관계로도 데이타를 정상적으로 판독할 수 없다.
또한, 메모리 트랜지스터 M0 임계치가 판독 기준 전위 3V 보다도 높으면 메모리 트랜지스터 M0는 오프한다. 온인 경우는 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로 하면 데이타는 정상적으로 판독된다.
또, 제17 실시 형태에서 판독 금지 게이트 WL0에 0V를 제공하도록 하면 메모리 트랜지스터 M0가 기억되어 있는 데이타에 상관없이 오프한다. 이 때문에, 기억시킨 판독 금지의 상태를 필요에 따라서 회피할 수도 있게 된다.
[제18 실시 형태]
도 34는 제18 실시 형태에 따른 AND형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 34에 도시한 바와 같이, 제18 실시 형태는 판독 금지 게이트 WL0에 접속되는 트랜지스터를 메모리 트랜지스터부터 트랜지스터 T0로 한 것이다. 트랜지스터 T0의 구조로서는 통상의 트랜지스터 또는 도 34에 도시한 바와 같이 메모리 트랜지스터에서는 플로팅 게이트가 되는 부분을 제어 게이트와 단락시킨 것 등이 있다.
다음에, 제18 실시 형태에 따른 AND형 EEPROM의 각 동작을 4개의 제어 게이트 중 제어 게이트 WL2를 선택하여 이것에 접속된 메모리 트랜지스터 M2로부터 데이타를 판독하는 예에 의해 설명한다.
도 35에 제18 실시 형태에 따른 AND형 EEPROM의 각 동작마다의 전압 관계를 나타낸다.
(일괄 소거 동작)
도 35에 도시한 바와 같이, 판독 금지 게이트 WL0에는 15V를 인가한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 35에 도시한 바와 같이 종래의 일괄 소거 동작의 전압 관계와 동일하다.
(선택 기록 동작)
도 35에 도시한 바와 같이, 판독 금지 게이트 WL0에는 0V를 인가한다.
또, 판독 금지 게이트 WL0 이외의 전압 관계는 도 35에 도시한 바와 같이 종래의 선택 기록 동작과 동일하다.
(통상 판독 동작)
도 35에 도시한 바와 같이, 판독 금지 게이트 WL0에 0V를 인가하고 판독 금지 게이트 WL0를 게이트로 하는 트랜지스터 T0를 오프시킨다. 이에 따라, 도 35에 도시한 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 종래의 판독 동작과 동일한 전압 관계로 함으로써 데이타는 정상적으로 판독된다.
(판독 금지 동작)
도 35에 도시한 바와 같이, 판독 금지 게이트 WL0에 3V를 인가하고 판독 금지 게이트 WL0를 게이트로 하는 트랜지스터 T0를 온 시킨다. 이에 따라, 도 11에 도시한 바와 같이 판독 금지 게이트 WL0 이외의 전압 관계를 상기 통상 판독 동작과 동일한 전압 관계로도 데이타는 정상적으로 판독되지 않는다.
[제19 실시 형태]
도 36은 본 발명의 제19 실시 형태에 따른 Hi-C셀형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 36에 도시하는 Hi-C셀형 EEPROM은 소스측 선택 게이트(154)를 2개의 NOR셀(150)에서 서로 공유시킨 것이다.
도 36에 도시하는 Hi-C셀형 EEPROM의 판독 금지 동작은 제14 실시 형태 및 제15 실시 형태와 동일하게 행함으로써 실현된다.
[제20 실시 형태]
도 37은 본 발명의 제20 실시 형태에 따른 Hi-C셀형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 37에 도시하는 Hi-C셀형 EEPROM은 도 36에 도시하는 Hi-C셀형 EEPROM에 대해 판독 금지 게이트 WL0를 설치한 것이다. 또한, 판독 금지 게이트 WL0에는 메모리 트랜지스터 M0를 접속하도록 하고 있다.
도 37에 도시하는 Hi-C셀형 EEPROM의 판독 금지 동작은 제16 실시 형태 및 제17 실시 형태와 동일하게 행함으로써 실현된다.
[제21 실시 형태]
도 38은 본 발명의 제21 실시 형태에 따른 Hi-C셀형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 38에 도시하는 Hi-C셀형 EEPROM은 판독 금지 게이트 WL0에 트랜지스터 T0를 접속하도록 한 것이다.
도 38에 도시하는 Hi-C셀형 EEPROM의 판독 금지 동작은 제18 실시 형태와 마찬가지로 행함으로써 실현된다.
[제22 실시 형태]
도 39는 본 발명의 제22 실시 형태에 따른 DINOR형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 39에 도시하는 DINOR형 EEPROM은 AND형 EEPROM과 마찬가지로 서로 병렬로 접속된 복수의 메모리 트랜지스터 M1 내지 Mn에 의해 구성되는 NOR셀(150)을 갖고 있다. NOR셀(150)의 드레인단 D는 선택 트랜지스터 S1을 통해 비트선 BL1에 접속되어 있다. 메모리 트랜지스터 M1 내지 Mn 각각의 소스는 소스선SOURCE에 접속되어 있다.
도 39에 도시하는 DINOR형 EEPROM의 판독 금지 동작은 제14 실시 형태 및 제15 실시 형태와 동일하게 행함으로써 실현된다.
[제23 실시 형태]
도 40은 본 발명의 제23 실시 형태에 따른 DINOR형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 40에 도시하는 DINOR형 EEPROM은 도 39에 도시하는 DINOR형 EEPROM에 대해 판독 금지 게이트 WL0를 설치한 것이다. 또한, 판독 금지 게이트 WL0에는 메모리 트랜지스터 M0를 접속하도록 하고 있다.
도 40에 도시하는 DINOR형 EEPROM의 판독 금지 동작은 제16 실시 형태 및 제17 실시 형태와 동일하게 행함으로써 실현된다.
[제24 실시 형태]
도 41은 본 발명의 제24 실시 형태에 따른 DINOR형 EEPROM의 메모리셀 어레이(2)의 등가 회로도이다.
도 41에 도시하는 DINOR형 EEPROM은 판독 금지 게이트 WL0에 트랜지스터 T0를 접속하도록 한 것이다.
도 41에 도시하는 DINOR형 EEPROM의 판독 금지 동작은 제24 실시 형태와 마찬가지로 행함으로써 실현된다.
이상, 본 발명을 제1 실시 형태 내지 제24 실시 형태에 의해 설명하였지만, 본 발명은 제1 실시 형태 내지 제24 실시 형태에 한정되는 것은 아니고 각 종의 EEPROM 또는 EPROM에 적용할 수 있다. 예를 들면 확산층 비트선을 갖는 그랜드 어레이형, FACE형에도 적용할 수 있다. 또한, 메모리 트랜지스터는 플로팅 게이트형의 것 뿐만 아니라 MNOS형이라도 좋다.
또한, 본 발명은 EEPROM, EPROM 외, 채널 이온 주입 등에 의해 정보를 고정적으로 기록한 MOS 트랜지스터를 메모리셀로 하는 소위 마스크 ROM에도 적용할 수 있다.
또한, 제1 실시 형태 내지 제24 실시 형태에서는 판독 금지의 상태를 설명하였지만, 판독 금지와 동일한 방법에 의해 기록 금지의 상태를 실현할 수도 있다. 기록 금지의 상태를 실현함으로써 기억되어 있는 데이타를 예를 들면, 고의적인 파괴로부터 보호할 수 있다. 따라서, 기억되어 있는 데이타를 보호하는 동작을 행할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 기억되어 있는 데이타를 보호하는 동작을 행할 수 있는 반도체 집적 회로 장치, 반도체 집적 회로 장치의 데이타 판독 금지 방법 및 그 반도체 집적 회로 장치를 이용한 집적 회로형 기억 매체 시스템을 제공할 수 있다.

Claims (25)

  1. 반도체 집적 회로 장치에 있어서,
    비트선 전위의 공급점과 소스 전위의 공급점 간에 직렬로 접속되며 임계치 가변형의 메모리 소자를 구비한 메모리셀을 포함하고,
    상기 메모리셀로부터 데이타를 판독할 때, 판독 선택된 메모리셀에 포함되어 있는 상기 메모리 소자 중 적어도 하나에 상기 메모리 소자를 비도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 메모리 소자를 비도통 상태로 하는 전압을 상기 메모리 소자가 취하는 가장 낮은 임계치보다도 낮은 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 메모리 소자를 비도통 상태로 하는 전압이 공급되는 메모리 소자의 임계치가 판독 기준 전압보다도 높을 때, 상기 메모리 소자를 비도통 상태로 하는 전압을 상기 판독 기준 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 판독 기준 전압은 0V인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 메모리 소자를 비도통 상태로 하는 전압이 공급되는 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 집적 회로 장치에 있어서,
    비트선 전위의 공급점과 소스 전위의 공급점 간에 상호 병렬로 접속되며 임계치 가변형의 메모리 소자를 구비한 메모리셀을 포함하고,
    상기 메모리셀로부터 데이타를 판독할 때, 판독 선택된 메모리셀에 포함되어 있는 상기 메모리 소자 중 적어도 하나에 상기 메모리 소자를 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서,
    상기 메모리 소자를 도통 상태로 하는 전압을 상기 메모리 소자가 취하는 가장 높은 임계치보다도 높은 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제6항에 있어서,
    상기 메모리 소자를 도통 상태로 하는 전압이 공급되는 메모리 소자의 임계치가 판독 기준 전압보다도 낮을 때, 상기 메모리 소자를 도통 상태로 하는 전압을 상기 판독 기준 전압으로 하여 상기 메모리 소자의 게이트에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 판독 기준 전압은 전원 전압인 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 메모리 소자를 도통 상태로 하는 전압이 공급되는 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 반도체 집적 회로 장치에 있어서,
    비트선과 소스선 간에 상호 병렬로 접속되며 임계치 가변형의 메모리 소자를 포함하는 복수의 블럭과, 상기 블럭의 비트선 전위의 공급점과 소스 전위의 공급점 중 적어도 한 쪽에 설치된 상기 블럭을 선택하는 선택 소자를 구비한 메모리셀을 포함하고,
    상기 메모리셀로부터 데이타를 판독할 때, 선택된 선택 소자에 상기 선택 소자를 비도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서,
    상기 선택 소자를 비도통 상태로 하는 전압을 상기 선택 소자의 임계치보다도 낮은 전압으로 하여 상기 선택 소자의 게이트에 공급되는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제11항에 있어서,
    상기 선택 소자의 임계치가 0V보다도 높을 때, 상기 선택 소자를 비도통 상태로 하는 전압을 0V로 하여 상기 선택 소자의 게이트에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 접속한 1개의 메모리 소자와,
    상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 구비한 NAND셀과,
    상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 구비한 NOR셀
    중 어느 하나로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 반도체 집적 회로 장치에 있어서,
    비트선과 소스선 간에 상호 병렬로 접속되며 임계치 가변형의 메모리 소자를 포함하는 복수의 블럭과, 상기 블럭의 비트선 전위의 공급점과 소스 전위의 공급점 중 적어도 한 쪽에 설치된 상기 블럭을 선택하는 선택 소자를 구비한 메모리셀을 포함하고,
    상기 메모리셀로부터 데이타를 판독할 때, 판독 선택된 메모리셀에 포함되는 메모리 소자 중 적어도 하나에 상기 메모리 소자를 비도통 상태 또는 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 모드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 포함한 NAND셀이고,
    상기 NAND셀을 구성하는 메모리 소자 중, 비선택의 메모리 소자의 게이트에 상기 메모리 소자가 취하는 가장 낮은 임계치보다도 낮은 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 직렬로 접속한 복수의 메모리 소자를 포함하는 NAND셀이고,
    상기 NAND셀을 구성하는 메모리 소자 중 적어도 하나에 판독 금지 인지의 여부를 판별하는 판별용의 메모리 소자를 설치하고,
    상기 판별용의 메모리 소자의 게이트에 판독 기준 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제17항에 있어서,
    상기 판별용의 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제15항에 있어서,
    상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 포함하는 NOR셀이고,
    상기 NOR셀을 구성하는 메모리 소자 중, 비선택의 메모리 소자의 게이트에 상기 메모리 소자가 취하는 가장 높은 임계치보다도 높은 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제15항에 있어서,
    상기 블럭은 상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 전류 통로를 상호 병렬로 접속한 복수의 메모리 소자를 포함하는 NOR셀이고,
    상기 NOR셀을 구성하는 메모리 소자 중 적어도 하나에 판독 금지 인지의 여부를 판별하는 판별용의 메모리 소자를 설치하고,
    상기 판별용의 메모리 소자의 게이트에 판독 기준 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제20항에 있어서,
    상기 판별용의 메모리 소자에 판독 금지 인지의 여부를 판별하는 정보를 기억시켜 두는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제15항에 있어서,
    상기 비트선 전위의 공급점과 상기 소스 전위의 공급점 간에 판독 금지인 지의 여부를 판별하는 판별용의 선택 소자를 적어도 하나 설치하고,
    상기 판별용의 선택 소자의 게이트에 상기 판별용의 선택 소자를 비도통 상태 또는 도통 상태로 하는 전압을 공급하여 상기 데이타의 판독을 금지시키는 동작을 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 반도체 집적 회로 장치의 데이타 판독 금지 방법에 있어서,
    메모리셀 어레이가 임의의 어드레스에 대해 데이타의 판독의 금지를 등록하는 단계와,
    상기 메모리셀 어레이가 임의의 어드레스에 대해 데이타의 판독을 요구하는 단계와,
    상기 판독 요구된 어드레스가 판독 금지 등록되어 있는지의 여부를 판별하는 단계와,
    상기 판독 요구된 어드레스가 판독 금지 등록되어 있지 않는 경우, 상기 판독 요구된 상기 메모리셀 어레이의 어드레스에 대해 판독 가능 전압을 셋트하는 단계와,
    상기 판독 요구된 어드레스가 판독 금지 등록되어 있는 경우, 적어도 상기 판독 요구된 어드레스에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 데이타 판독 금지 방법.
  24. 반도체 집적 회로 장치의 데이타 판독 금지 방법에 있어서,
    메모리셀 어레이를 포함하는 반도체 집적 회로 장치 칩에 칩 정보를 등록하는 단계와,
    상기 반도체 집적 회로 장치 칩에 대조 정보를 입력하여 입력한 대조 정보와 상기 칩 정보를 대조하는 단계와,
    상기 반도체 집적 회로 장치 칩의 메모리셀 어레이에 대해 데이타의 판독을 요구하는 단계와,
    상기 대조 정보와 상기 칩 정보가 불일치할 때, 상기 메모리셀 어레이에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 상태를 얻는 단계와,
    상기 대조 정보와 상기 칩 정보가 일치할 때, 상기 메모리셀 어레이에 대해 상기 판독을 금지시키는 상태를 해제하는 단계
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 데이타 판독 금지 방법.
  25. 집적 회로형 기억 매치 시스템에 있어서,
    메모리셀 어레이를 포함하며 상기 메모리셀 어레이에 대해 판독 불가의 전압을 셋트하거나 판독 불가를 나타내는 출력을 행하는 어느 한 동작에 의해 판독을 금지시키는 상태를 얻는 기능과 외부로부터 대조 정보를 수신하여 상기 대조 정보를 내부에 등록되어 있는 칩 정보와 대조하고 상기 대조 정보와 상기 칩 정보가 일치할 때 상기 판독을 금지시키는 상태를 해제하는 기능을 포함하는 집적 회로형 기억 매체와,
    상기 집적 회로형 기억 매체에 대조 정보를 송신함과 함께 데이타의 판독을 요구하고 상기 집적 회로형 기억 매체로부터의 응답을 수신하는 기능을 포함하는 처리 장치를 포함하는 것을 특징으로 하는 집적 회로형 기억 매체 시스템.
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