JPH0668243A - 画像入力装置 - Google Patents
画像入力装置Info
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- JPH0668243A JPH0668243A JP4221707A JP22170792A JPH0668243A JP H0668243 A JPH0668243 A JP H0668243A JP 4221707 A JP4221707 A JP 4221707A JP 22170792 A JP22170792 A JP 22170792A JP H0668243 A JPH0668243 A JP H0668243A
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Abstract
(57)【要約】
【目的】 本発明は画像入力装置に関し、より柔軟で高
速な画像入力を行なうことを目的とする。 【構成】 ブロック割り当て信号発生回路３１はブロッ
ク３５1 〜３５n のうち一又は二以上のブロックを動作
可能状態とする。ブロック３５1 〜３５n は行方向に隣
接する画像範囲の画像データは画像範囲毎に別々のブロ
ックが動作するようにされ、また複数の画像範囲が重複
する部分の画像データは夫々同時に複数のブロックが動
作するように割り当てが行なわれる。これにより、ブロ
ック３５1〜３５n 内の画像メモリ部２４1 〜２４n の
連続したメモリアドレスには画像範囲毎に画像データが
記憶される。
速な画像入力を行なうことを目的とする。 【構成】 ブロック割り当て信号発生回路３１はブロッ
ク３５1 〜３５n のうち一又は二以上のブロックを動作
可能状態とする。ブロック３５1 〜３５n は行方向に隣
接する画像範囲の画像データは画像範囲毎に別々のブロ
ックが動作するようにされ、また複数の画像範囲が重複
する部分の画像データは夫々同時に複数のブロックが動
作するように割り当てが行なわれる。これにより、ブロ
ック３５1〜３５n 内の画像メモリ部２４1 〜２４n の
連続したメモリアドレスには画像範囲毎に画像データが
記憶される。
Description
【０００１】
【産業上の利用分野】本発明は画像入力装置に係り、特
に画像メモリを使用して画像範囲毎の画像データを格納
する画像入力装置に関する。
に画像メモリを使用して画像範囲毎の画像データを格納
する画像入力装置に関する。
【０００２】コンピュータの普及による産業の自動化に
伴い、組立・検査工程を画像処理で行なう場合が増加し
ている。その際、全体の工程に要する時間を短くするた
めに、組立・検査も高速化する必要がある。このため、
画像を高速に入力することができる画像入力装置が必要
とされる。
伴い、組立・検査工程を画像処理で行なう場合が増加し
ている。その際、全体の工程に要する時間を短くするた
めに、組立・検査も高速化する必要がある。このため、
画像を高速に入力することができる画像入力装置が必要
とされる。
【０００３】
【従来の技術】図７は画像入力装置の一例のブロック図
を示す。同図中、撮影装置１で撮影された所望被写体の
画像信号は、Ａ／Ｄ変換により、画像データに変換され
た後、画像書き込み回路２に供給され、ここで画像メモ
リ３に使用されているメモリ素子の物理的な制約（容
量、ビット幅、サイクル速度など）に応じて順序が並べ
変えられて画像メモリ３に供給されて書き込まれる。
を示す。同図中、撮影装置１で撮影された所望被写体の
画像信号は、Ａ／Ｄ変換により、画像データに変換され
た後、画像書き込み回路２に供給され、ここで画像メモ
リ３に使用されているメモリ素子の物理的な制約（容
量、ビット幅、サイクル速度など）に応じて順序が並べ
変えられて画像メモリ３に供給されて書き込まれる。
【０００４】この画像書き込み動作は画像書き込み指示
回路５が中央処理装置（ＣＰＣＵ）４や画像処理回路６
からの指示に従って行なわれる。画像メモリ３に書き込
まれた画像データは画像処理回路６やプログラムメモリ
７に記述された手順に従って動作するＣＰＵ４によって
読み出された後処理されて出力装置（プリンタ、マーカ
など）８へ出力されたり、プログラムメモリ７内に記憶
される。
回路５が中央処理装置（ＣＰＣＵ）４や画像処理回路６
からの指示に従って行なわれる。画像メモリ３に書き込
まれた画像データは画像処理回路６やプログラムメモリ
７に記述された手順に従って動作するＣＰＵ４によって
読み出された後処理されて出力装置（プリンタ、マーカ
など）８へ出力されたり、プログラムメモリ７内に記憶
される。
【０００５】画像書き込み回路２と画像メモリ３は従来
は例えば図８に示す如き構成とされている。画像書き込
み回路２はシリアル／パラレル変換回路１１，転送クロ
ック発生回路１２，書き込み制御信号発生回路１３及び
書き込みアドレス発生回路１４よりなる。また、画像メ
モリ３はｎ個の画像メモリ部１５1 〜１５n よりなる。
は例えば図８に示す如き構成とされている。画像書き込
み回路２はシリアル／パラレル変換回路１１，転送クロ
ック発生回路１２，書き込み制御信号発生回路１３及び
書き込みアドレス発生回路１４よりなる。また、画像メ
モリ３はｎ個の画像メモリ部１５1 〜１５n よりなる。
【０００６】撮影装置１よりの画像データはシリアルデ
ータとしてシリアル／パラレル変換回路１１に供給さ
れ、ここで画像メモリ部１５1 〜１５n の各データ幅で
ある８ビットにパラレル変換される。一方、前記画像書
き込み指示回路５よりのデータクロックが転送クロック
発生回路１２に供給されて転送クロックを発生させる。
この転送クロックはシリアル／パラレル変換回路１１よ
り画像データを８ビットパラレルに読み出し、画像メモ
リ部１５1 〜１５n に夫々入力させる。また、転送クロ
ックは書き込み制御信号発生回路１３及び書き込みアド
レス発生回路１４に夫々供給される。
ータとしてシリアル／パラレル変換回路１１に供給さ
れ、ここで画像メモリ部１５1 〜１５n の各データ幅で
ある８ビットにパラレル変換される。一方、前記画像書
き込み指示回路５よりのデータクロックが転送クロック
発生回路１２に供給されて転送クロックを発生させる。
この転送クロックはシリアル／パラレル変換回路１１よ
り画像データを８ビットパラレルに読み出し、画像メモ
リ部１５1 〜１５n に夫々入力させる。また、転送クロ
ックは書き込み制御信号発生回路１３及び書き込みアド
レス発生回路１４に夫々供給される。
【０００７】画像メモリ部１５1 〜１５n のうち書き込
み制御信号発生回路１３よりの書き込み制御信号により
選択された一の画像メモリ部は、書き込みアドレス発生
回路１４よりの書き込みアドレスに基づいて、前記８ビ
ットパラレルの画像データを書き込む。
み制御信号発生回路１３よりの書き込み制御信号により
選択された一の画像メモリ部は、書き込みアドレス発生
回路１４よりの書き込みアドレスに基づいて、前記８ビ
ットパラレルの画像データを書き込む。
【０００８】ここで、撮影装置１から送られてくる画像
データが、全体画像（例えば8192画素×8192画素）の中
から図９にＲ1 〜Ｒ5 で示したような小領域（例えば51
2 画素×512 画素）の画像データであるものとすると、
従来は主走査方向（行方向）の画像データを連続して画
像メモリに書き込む。
データが、全体画像（例えば8192画素×8192画素）の中
から図９にＲ1 〜Ｒ5 で示したような小領域（例えば51
2 画素×512 画素）の画像データであるものとすると、
従来は主走査方向（行方向）の画像データを連続して画
像メモリに書き込む。
【０００９】
【発明が解決しようとする課題】従って、上記の従来装
置では図１０（Ａ）にＩで示すように、主走査方向に隣
接する２つの画像範囲Ｒ1 及びＲ2 の各画像データを画
像メモリに書き込み終わった時点では、画像メモリ上で
は同図（Ｂ）に示したように同一行（ライン）上に存在
する２つの画像範囲Ｒ1 及びＲ2 の各画像データが交互
に記憶される。
置では図１０（Ａ）にＩで示すように、主走査方向に隣
接する２つの画像範囲Ｒ1 及びＲ2 の各画像データを画
像メモリに書き込み終わった時点では、画像メモリ上で
は同図（Ｂ）に示したように同一行（ライン）上に存在
する２つの画像範囲Ｒ1 及びＲ2 の各画像データが交互
に記憶される。
【００１０】しかし、画像処理においては二次元処理が
多いため、画像データがこのようにバラバラに画像メモ
リ上に存在していると、アクセスのためのアドレス計算
が複雑となり、処理速度が低下するといった問題があ
る。
多いため、画像データがこのようにバラバラに画像メモ
リ上に存在していると、アクセスのためのアドレス計算
が複雑となり、処理速度が低下するといった問題があ
る。
【００１１】また、図１１（Ａ）にIIで示すように、互
いに一部が重複する３つの画像範囲Ｒ3 ，Ｒ4 及びＲ5
の各画像データを画像メモリに書き込み終わった時点で
は、画像メモリ上では同図（Ｂ）に示したように同一の
画像データを同時に複数のアドレスに書き込むことがで
きないため、画像範囲Ｒ3 ，Ｒ4 及びＲ5 の重複部分の
画像データが異なる画像範囲の画像データと共に混合さ
れて書き込まれてしまい、画像範囲Ｒ3 ，Ｒ4 及びＲ5
の各画像データを夫々独立して記憶させることは不可能
である。
いに一部が重複する３つの画像範囲Ｒ3 ，Ｒ4 及びＲ5
の各画像データを画像メモリに書き込み終わった時点で
は、画像メモリ上では同図（Ｂ）に示したように同一の
画像データを同時に複数のアドレスに書き込むことがで
きないため、画像範囲Ｒ3 ，Ｒ4 及びＲ5 の重複部分の
画像データが異なる画像範囲の画像データと共に混合さ
れて書き込まれてしまい、画像範囲Ｒ3 ，Ｒ4 及びＲ5
の各画像データを夫々独立して記憶させることは不可能
である。
【００１２】本発明は上記の点に鑑みなされたもので、
複数の画像メモリに対して夫々互いに独立して書き込み
制御することにより、上記の課題を解決した画像入力装
置を提供することを目的とする。
複数の画像メモリに対して夫々互いに独立して書き込み
制御することにより、上記の課題を解決した画像入力装
置を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。同図中、画像データ発生手段２１は画像
データを発生する。変換回路２２1 〜２２n は画像デー
タを夫々同時に入力されてシリアル／パラレル変換す
る。転送クロック発生回路２３1 〜２３n は転送クロッ
クを対応する変換回路２２1 〜２２n に入力して変換回
路２２1 〜２２nよりパラレル変換画像データを出力さ
せる。
ック図を示す。同図中、画像データ発生手段２１は画像
データを発生する。変換回路２２1 〜２２n は画像デー
タを夫々同時に入力されてシリアル／パラレル変換す
る。転送クロック発生回路２３1 〜２３n は転送クロッ
クを対応する変換回路２２1 〜２２n に入力して変換回
路２２1 〜２２nよりパラレル変換画像データを出力さ
せる。
【００１４】書き込み手段２５1 〜２５n は画像メモリ
部２４1 〜２４n に対して個別に設けられ、パラレル変
換画像データを画像メモリ部２４1 〜２４n に書き込ま
せる。取り込み指示回路手段２６は変換回路２２1 〜２
２n ，転送クロック発生回路２３1 〜２３n ，画像メモ
リ部２４1 〜２４n ，書き込み手段２５1 〜２５n を夫
々互いに独立して単独で、又は二以上同時に作動させる
取り込み指示回路手段２６とを有する。
部２４1 〜２４n に対して個別に設けられ、パラレル変
換画像データを画像メモリ部２４1 〜２４n に書き込ま
せる。取り込み指示回路手段２６は変換回路２２1 〜２
２n ，転送クロック発生回路２３1 〜２３n ，画像メモ
リ部２４1 〜２４n ，書き込み手段２５1 〜２５n を夫
々互いに独立して単独で、又は二以上同時に作動させる
取り込み指示回路手段２６とを有する。
【００１５】
【作用】本発明では、複数の画像メモリ部２４1 〜２４
n に夫々対応して変換回路２２ 1 〜２２n ，転送クロッ
ク発生回路２３1 〜２３n ，及び書き込み手段２５1 〜
２５n を夫々複数設けて、複数の画像メモリ部２４1 〜
２４n のうち取り込み指示回路手段２６で指示された一
又は二以上の画像メモリ部が画像データを書き込めるよ
うにしているため、同時に複数のアドレスに別々の画像
メモリ部に同一の画像データを書き込むことができる。
n に夫々対応して変換回路２２ 1 〜２２n ，転送クロッ
ク発生回路２３1 〜２３n ，及び書き込み手段２５1 〜
２５n を夫々複数設けて、複数の画像メモリ部２４1 〜
２４n のうち取り込み指示回路手段２６で指示された一
又は二以上の画像メモリ部が画像データを書き込めるよ
うにしているため、同時に複数のアドレスに別々の画像
メモリ部に同一の画像データを書き込むことができる。
【００１６】
【実施例】図２は本発明の要部の一実施例のブロック図
である。同図中、図１と同一構成部分には同一符号を付
し、その説明を省略する。図２は図７の画像入力装置に
おける画像書き込み回路２と画像メモリ３の回路部分に
相当し、図２中、画像メモリ部２４1 〜２４n は画像メ
モリ３を構成し、残りの回路部は画像書き込み回路２を
構成している。
である。同図中、図１と同一構成部分には同一符号を付
し、その説明を省略する。図２は図７の画像入力装置に
おける画像書き込み回路２と画像メモリ３の回路部分に
相当し、図２中、画像メモリ部２４1 〜２４n は画像メ
モリ３を構成し、残りの回路部は画像書き込み回路２を
構成している。
【００１７】また、ブロック割り当て信号発生回路３１
は図１の取り込み指示回路手段２６を構成している。ブ
ロック割り当て信号発生回路３１は前記図７の画像書き
込み指示回路５から画像取り込み指示信号とデータクロ
ックとが夫々入力され、その指示に従い転送クロック発
生回路２３1 〜２３n のうち指示された一又は二以上の
転送クロック発生回路へブロック割り当て信号を供給す
る。
は図１の取り込み指示回路手段２６を構成している。ブ
ロック割り当て信号発生回路３１は前記図７の画像書き
込み指示回路５から画像取り込み指示信号とデータクロ
ックとが夫々入力され、その指示に従い転送クロック発
生回路２３1 〜２３n のうち指示された一又は二以上の
転送クロック発生回路へブロック割り当て信号を供給す
る。
【００１８】転送クロック発生回路２３1 〜２３n は上
記のブロック割り当て信号が入力されたときのみ、これ
に同期して転送クロックを発生出力する。この転送クロ
ック発生回路２３1 〜２３n は画像メモリ部２４1 〜２
４n ，シリアル／パラレル変換回路３２1 〜３２n ，書
き込み制御信号発生回路３３1 〜３３n 及び書き込みア
ドレス発生回路３４1 〜３４n と共にブロック３５1 〜
３５n を構成している。
記のブロック割り当て信号が入力されたときのみ、これ
に同期して転送クロックを発生出力する。この転送クロ
ック発生回路２３1 〜２３n は画像メモリ部２４1 〜２
４n ，シリアル／パラレル変換回路３２1 〜３２n ，書
き込み制御信号発生回路３３1 〜３３n 及び書き込みア
ドレス発生回路３４1 〜３４n と共にブロック３５1 〜
３５n を構成している。
【００１９】上記のシリアル／パラレル変換回路３２1
〜３２n は、シリアル入力１ビットを８ビットパラレル
出力に変換する回路で、前記変換回路２２1 〜２２n を
構成している。また、書き込み制御信号発生回路３３1
〜３３n と書き込みアドレス発生回路３４1 〜３４n と
は、前記書き込み手段２５1 〜２５n を構成している。
〜３２n は、シリアル入力１ビットを８ビットパラレル
出力に変換する回路で、前記変換回路２２1 〜２２n を
構成している。また、書き込み制御信号発生回路３３1
〜３３n と書き込みアドレス発生回路３４1 〜３４n と
は、前記書き込み手段２５1 〜２５n を構成している。
【００２０】次に本実施例の動作について説明する。撮
影装置１などの画像データ発生手段２１で発生され、シ
リアルに取り出された画像データはシリアル／パラレル
変換回路３２1 〜３２n に夫々供給される。ここで、シ
リアル／パラレル変換回路３２1 〜３２n の夫々には個
別に転送クロック発生回路２３1 〜２３n からの転送ク
ロックが供給可能なように構成されており、転送クロッ
クが供給されたときのみ８ビット分の転送動作を行な
い、８ビット並列信号を出力する。
影装置１などの画像データ発生手段２１で発生され、シ
リアルに取り出された画像データはシリアル／パラレル
変換回路３２1 〜３２n に夫々供給される。ここで、シ
リアル／パラレル変換回路３２1 〜３２n の夫々には個
別に転送クロック発生回路２３1 〜２３n からの転送ク
ロックが供給可能なように構成されており、転送クロッ
クが供給されたときのみ８ビット分の転送動作を行な
い、８ビット並列信号を出力する。
【００２１】転送クロック発生回路２３1 〜２３n はブ
ロック割り当て信号発生回路３１よりブロック割り当て
信号が入力されたときの転送クロックを発生するから、
シリアル／パラレル変換回路３２1 〜３２n のうちブロ
ック割り当て信号により割り当てられたブロック内のシ
リアル／パラレル変換回路のみ転送動作を行なって８ビ
ットパラレルの画像データを出力する。
ロック割り当て信号発生回路３１よりブロック割り当て
信号が入力されたときの転送クロックを発生するから、
シリアル／パラレル変換回路３２1 〜３２n のうちブロ
ック割り当て信号により割り当てられたブロック内のシ
リアル／パラレル変換回路のみ転送動作を行なって８ビ
ットパラレルの画像データを出力する。
【００２２】また、上記の転送クロックは書き込み制御
信号発生回路３３1 〜３３n と書き込みアドレス発生回
路３４1 〜３４n とに夫々供給されて、書き込み制御信
号と書き込みアドレスとを発生させるため、ブロック割
り当て信号により割り当てられたブロック内の画像メモ
リにのみ、書き込み制御信号と書き込みアドレスが供給
されて８ビットパラレル画像データの書き込みを行な
う。
信号発生回路３３1 〜３３n と書き込みアドレス発生回
路３４1 〜３４n とに夫々供給されて、書き込み制御信
号と書き込みアドレスとを発生させるため、ブロック割
り当て信号により割り当てられたブロック内の画像メモ
リにのみ、書き込み制御信号と書き込みアドレスが供給
されて８ビットパラレル画像データの書き込みを行な
う。
【００２３】いま、図９に示した画像範囲Ｒ1 〜Ｒ5 の
画像データを入力するものとすると、図３（Ａ）にIII
で示すように主走査方向に隣接する２つの画像範囲Ｒ1
及びＲ2 の各画像データが入力され終わった時点では、
画像範囲Ｒ1 の画像データ入力時にはブロック３５1 が
割り当てられ、画像範囲Ｒ2 の画像データ入力時にはブ
ロック３５2 が割り当てられるため、同図（Ｂ）に示す
如く、ブロック３５1内のメモリ＃１の画像メモリ部２
４1 には画像範囲Ｒ1 の画像データのみが書き込まれ、
ブロック３５2 内のメモリ＃２の画像メモリ部２４2 に
は画像範囲Ｒ2の画像データのみが書き込まれる。従っ
て、両データが混在することはない。
画像データを入力するものとすると、図３（Ａ）にIII
で示すように主走査方向に隣接する２つの画像範囲Ｒ1
及びＲ2 の各画像データが入力され終わった時点では、
画像範囲Ｒ1 の画像データ入力時にはブロック３５1 が
割り当てられ、画像範囲Ｒ2 の画像データ入力時にはブ
ロック３５2 が割り当てられるため、同図（Ｂ）に示す
如く、ブロック３５1内のメモリ＃１の画像メモリ部２
４1 には画像範囲Ｒ1 の画像データのみが書き込まれ、
ブロック３５2 内のメモリ＃２の画像メモリ部２４2 に
は画像範囲Ｒ2の画像データのみが書き込まれる。従っ
て、両データが混在することはない。
【００２４】続いて、図４（Ａ）にIVで示すように画像
範囲Ｒ3 の途中まで画像データの入力が進んだ時点で
は、ブロック３５1 〜３５n のうち未使用領域が存在す
るブロック３５1 内の画像メモリ部２４1 に画像データ
を書き込むべく、ブロック３５ 1 が割り当てられて動作
する。これにより、図４（Ｂ）に示す如く画像メモリ２
４1 に画像範囲Ｒ3 の画像データが書き込まれる。
範囲Ｒ3 の途中まで画像データの入力が進んだ時点で
は、ブロック３５1 〜３５n のうち未使用領域が存在す
るブロック３５1 内の画像メモリ部２４1 に画像データ
を書き込むべく、ブロック３５ 1 が割り当てられて動作
する。これにより、図４（Ｂ）に示す如く画像メモリ２
４1 に画像範囲Ｒ3 の画像データが書き込まれる。
【００２５】更に図５（Ａ）にＶで示すように、画像範
囲Ｒ3 〜Ｒ5 の各一部分が重複しているラインまで画像
データの入力が進んだ時点では、前記したように画像範
囲Ｒ 3 の画像データ入力時はブロック３５1 が動作し、
画像範囲Ｒ4 の画像データ入力時はブロック３５2 が動
作し、画像範囲Ｒ5 の画像データ入力時はブロック３５
3 が動作するようにブロック割り当てが行なわれる。
囲Ｒ3 〜Ｒ5 の各一部分が重複しているラインまで画像
データの入力が進んだ時点では、前記したように画像範
囲Ｒ 3 の画像データ入力時はブロック３５1 が動作し、
画像範囲Ｒ4 の画像データ入力時はブロック３５2 が動
作し、画像範囲Ｒ5 の画像データ入力時はブロック３５
3 が動作するようにブロック割り当てが行なわれる。
【００２６】また、画像範囲Ｒ3 とＲ4 が重複している
部分の画像データ入力時はブロック３５1 と３５2 が同
時に割り当てられ、画像範囲Ｒ4 とＲ5 が重複している
部分の画像データ入力時はブロック３５2 と３５3 とが
同時に割り当てられる。
部分の画像データ入力時はブロック３５1 と３５2 が同
時に割り当てられ、画像範囲Ｒ4 とＲ5 が重複している
部分の画像データ入力時はブロック３５2 と３５3 とが
同時に割り当てられる。
【００２７】従って、図５（Ａ）のラインＶまで画像デ
ータが入力された時点では、同図（Ｂ）に示す如く、ブ
ロック３５1 内の画像メモリ部２４1 には画像範囲Ｒ1
の全画像データに続いて画像範囲Ｒ3 の画像データが、
またブロック３５2 内の画像メモリ部２４2 には画像範
囲Ｒ2 の全画像データに続いて画像範囲Ｒ4 の画像デー
タが夫々記憶され、更にブロック３５3 内のメモリ＃３
の画像メモリ部２４3には画像範囲Ｒ5 の画像データが
記憶されている。すなわち、画像範囲が重複している部
分の画像データは画像範囲毎に複数の画像メモリ部に同
時に記憶されている。
ータが入力された時点では、同図（Ｂ）に示す如く、ブ
ロック３５1 内の画像メモリ部２４1 には画像範囲Ｒ1
の全画像データに続いて画像範囲Ｒ3 の画像データが、
またブロック３５2 内の画像メモリ部２４2 には画像範
囲Ｒ2 の全画像データに続いて画像範囲Ｒ4 の画像デー
タが夫々記憶され、更にブロック３５3 内のメモリ＃３
の画像メモリ部２４3には画像範囲Ｒ5 の画像データが
記憶されている。すなわち、画像範囲が重複している部
分の画像データは画像範囲毎に複数の画像メモリ部に同
時に記憶されている。
【００２８】そして、図６（Ａ）にVIで示す如くすべて
の画像範囲Ｒ1 〜Ｒ5 の画像データの入力が終了した時
点では、上述のブロック３５1 〜３５n の選択割り当て
によって、同図（Ｂ）に示す如く、画像メモリ部２４1
には画像範囲Ｒ1 の全画像データに続いて画像範囲Ｒ3
の全画像データが記憶され、また画像メモリ部２４2に
は画像範囲Ｒ2 の全画像データに続いて画像範囲Ｒ4 の
全画像データが記憶され、画像メモリ部２４3 には画像
範囲Ｒ5 の全画像データが記憶される。このように、本
実施例では画像メモリ部に画像範囲毎に連続したメモリ
アドレスに画像データを記憶させることができる。
の画像範囲Ｒ1 〜Ｒ5 の画像データの入力が終了した時
点では、上述のブロック３５1 〜３５n の選択割り当て
によって、同図（Ｂ）に示す如く、画像メモリ部２４1
には画像範囲Ｒ1 の全画像データに続いて画像範囲Ｒ3
の全画像データが記憶され、また画像メモリ部２４2に
は画像範囲Ｒ2 の全画像データに続いて画像範囲Ｒ4 の
全画像データが記憶され、画像メモリ部２４3 には画像
範囲Ｒ5 の全画像データが記憶される。このように、本
実施例では画像メモリ部に画像範囲毎に連続したメモリ
アドレスに画像データを記憶させることができる。
【００２９】
【発明の効果】上述の如く、本発明によれば、複数の画
像メモリ部の連続したメモリアドレスに画像範囲毎の画
像データを書き込むことができるため、画像範囲が重複
した部分の同一の画像データを複数の画像メモリ部に同
時に、かつ、別々に書き込むことができ、よって従来の
ように別の作業用メモリを設ける必要がないため、作業
用メモリのアドレス変換やメモリ転送などの処理のため
に画像入力後すぐに処理に移ることができないという現
象を防止でき、従来に比し、より柔軟かつ高速な画像入
力ができる等の特長を有するものである。
像メモリ部の連続したメモリアドレスに画像範囲毎の画
像データを書き込むことができるため、画像範囲が重複
した部分の同一の画像データを複数の画像メモリ部に同
時に、かつ、別々に書き込むことができ、よって従来の
ように別の作業用メモリを設ける必要がないため、作業
用メモリのアドレス変換やメモリ転送などの処理のため
に画像入力後すぐに処理に移ることができないという現
象を防止でき、従来に比し、より柔軟かつ高速な画像入
力ができる等の特長を有するものである。
【図１】本発明の原理ブロック図である。
【図２】本発明の要部の一実施例のブロック図である。
【図３】本発明による画像入力とメモリ上の記憶位置の
例を示す図（その１）である。
例を示す図（その１）である。
【図４】本発明による画像入力とメモリ上の記憶位置の
例を示す図（その２）である。
例を示す図（その２）である。
【図５】本発明による画像入力とメモリ上の記憶位置の
例を示す図（その３）である。
例を示す図（その３）である。
【図６】本発明による画像入力とメモリ上の記憶位置の
例を示す図（その４）である。
例を示す図（その４）である。
【図７】画像入力装置の一例のブロック図である。
【図８】従来装置の要部の一例のブロック図である。
【図９】画像入力範囲の一例を示す図である。
【図１０】従来の画像入力とメモリ上の記憶位置の一例
を示す図（その１）である。
を示す図（その１）である。
【図１１】従来の画像入力とメモリ上の記憶位置の一例
を示す図（その２）である。
を示す図（その２）である。
１ 撮影装置 ２ 画像書き込み回路 ３ 画像メモリ ２１ 画像データ発生手段 ２２1 〜２２n 変換回路 ２３1 〜２３n 転送クロック発生回路 ２４1 〜２４n 画像メモリ部 ２５1 〜２５n 書き込み手段 ２６ 取り込み指示回路手段 ３１ ブロック割り当て信号発生回路 ３２1 〜３２n シリアル／パラレル変換回路 ３３1 〜３３n 書き込み制御信号発生回路 ３４1 〜３４n 書き込みアドレス発生回路
Claims (3)
- 【請求項１】 画像データを発生する画像データ発生手
段（２１）と、 該画像データを夫々同時に入力されてシリアル／パラレ
ル変換する複数の変換回路（２２1 〜２２n ）と、 該複数の変換回路（２２1 〜２２n ）の各々に対応して
複数設けられ、転送クロックを対応する該変換回路に供
給して該変換回路よりパラレル変換画像データを出力さ
せる転送クロック発生回路（２３1 〜２３n ）と、 該パラレル変換画像データが入力される複数の画像メモ
リ部（２４1 〜２４n）と、 該複数の画像メモリ部（２４1 〜２４n ）に対して個別
に設けられ、該パラレル変換画像データを該画像メモリ
部（２４1 〜２４n ）に書き込ませる複数の書き込み手
段（２５1 〜２５n ）と、 該複数の変換回路（２２1 〜２２n ）、複数の転送クロ
ック発生回路（２３1〜２３n ）、複数の画像メモリ部
（２４1 〜２４n ）、及び複数の書き込み手段（２５1
〜２５n ）を夫々互いに独立して単独で、又は二以上同
時に作動させる取り込み指示回路手段（２６）とを有す
ることを特徴とする画像入力装置。 - 【請求項２】 前記取り込み指示回路手段（２６）は前
記画像データ発生手段（２１）よりの画像データが単一
の画像範囲のものであるとき該画像範囲用に割り当てた
一の変換回路のみを作動させ、該画像データが複数の画
像範囲の重複部分のものであるとき該複数の画像範囲用
に割り当てた複数の変換回路を夫々同時に作動させるブ
ロック割り当て信号を転送クロック発生回路（２３1 〜
２３n）に供給するブロック割り当て信号発生回路（３
１）であることを特徴とする請求項１記載の画像入力装
置。 - 【請求項３】 前記書き込み手段（２５1 〜２５n ）
は、前記転送クロック発生回路（２３1 〜２３n ）から
の転送クロックに同期して書き込み制御信号を発生する
書き込み制御信号発生回路（３３1 〜３３n ）と、該転
送クロックに同期して書き込みアドレスを発生する書き
込みアドレス発生回路（３４1 〜３４n）とよりなるこ
とを特徴とする請求項１記載の画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221707A JPH0668243A (ja) | 1992-08-20 | 1992-08-20 | 画像入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221707A JPH0668243A (ja) | 1992-08-20 | 1992-08-20 | 画像入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668243A true JPH0668243A (ja) | 1994-03-11 |
Family
ID=16771018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221707A Withdrawn JPH0668243A (ja) | 1992-08-20 | 1992-08-20 | 画像入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9407032B1 (en) | 2015-07-30 | 2016-08-02 | Idis Co., Ltd. | Waterproof device for connector joint |
-
1992
- 1992-08-20 JP JP4221707A patent/JPH0668243A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9407032B1 (en) | 2015-07-30 | 2016-08-02 | Idis Co., Ltd. | Waterproof device for connector joint |
| KR101695827B1 (ko) * | 2015-07-30 | 2017-01-12 | 주식회사 아이디스 | 커넥터 연결부 방수장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |