JPS61100856A - 共有メモリ制御方式 - Google Patents
共有メモリ制御方式Info
- Publication number
- JPS61100856A JPS61100856A JP22151784A JP22151784A JPS61100856A JP S61100856 A JPS61100856 A JP S61100856A JP 22151784 A JP22151784 A JP 22151784A JP 22151784 A JP22151784 A JP 22151784A JP S61100856 A JPS61100856 A JP S61100856A
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- JP
- Japan
- Prior art keywords
- shared memory
- processor
- main processor
- sub
- slave
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共有メモリを介して主たるプロセッサと従なる
プロセッサとの間におけるデータの授受を行う方式に係
り、特に共有メモリをアクセスする上で必要な同期化回
路を不要とする経済的な共有メモリ制御方式に関する。
プロセッサとの間におけるデータの授受を行う方式に係
り、特に共有メモリをアクセスする上で必要な同期化回
路を不要とする経済的な共有メモリ制御方式に関する。
主たるプロセッサと従なるプロセッサにより制御される
システムにおいては、中央処理部にはシステム全体を制
御する主プロセッサがあり、又チャネル等の周辺部には
従プロセッサが用いられて主プロセッサの指示に基づき
入出力装置等の制御を実施している。
システムにおいては、中央処理部にはシステム全体を制
御する主プロセッサがあり、又チャネル等の周辺部には
従プロセッサが用いられて主プロセッサの指示に基づき
入出力装置等の制御を実施している。
この場合主プロセッサと従プロセッサとの間のデータの
授受は、一般に共有メモリを介して行う方法が考えられ
る。ところでこの共有メモリをアクセスする上でプロセ
ッサ相互の競合を避けるための手段が必要となるが、こ
の手段は処理時間が速く経済的であることが望まれる。
授受は、一般に共有メモリを介して行う方法が考えられ
る。ところでこの共有メモリをアクセスする上でプロセ
ッサ相互の競合を避けるための手段が必要となるが、こ
の手段は処理時間が速く経済的であることが望まれる。
第２図は従来の共有メモリをアクセスする回路の一例を
示すブロック図である。
示すブロック図である。
プロセッサ１は同期化回路４を経て共有メモリ３をアク
セスする。この時、同期化回路４は共有メモリ３がプロ
セッサ２によりアクセスされていると、このプロセッサ
１からのアクセスを阻止する。
セスする。この時、同期化回路４は共有メモリ３がプロ
セッサ２によりアクセスされていると、このプロセッサ
１からのアクセスを阻止する。
プロセッサ２は同期化回路５を経て共有メモリ３をアク
セスする。前記同様に同期化回路５は共存メモリ３がプ
ロセッサ１によりアクセスされていると、このアクセス
を阻止する。従ってプロセッサ１と２が共有メモリ３を
同時にアクセスすることが防止される。
セスする。前記同様に同期化回路５は共存メモリ３がプ
ロセッサ１によりアクセスされていると、このアクセス
を阻止する。従ってプロセッサ１と２が共有メモリ３を
同時にアクセスすることが防止される。
上記の如〈従来は同期化回路を使用しているが、この同
期化回路は構成が複雑で高価であるという問題がある。
期化回路は構成が複雑で高価であるという問題がある。
又同期化回路を使用せず、フラグを用いて共有メモリの
使用権を制御する方法もあるが、プロセッサが相互のフ
ラグを見て同期を取る必要があり、時間がかかるという
問題がある。
使用権を制御する方法もあるが、プロセッサが相互のフ
ラグを見て同期を取る必要があり、時間がかかるという
問題がある。
上記問題点は、共有メモリを介してデータを授受するこ
とで従プロセッサが主プロセッサの指示を受けて動作す
るシステムにおいて、主プロセッサが従プロセッサに最
高の割込みレベルを持つ割込み信号を送出する手段と、
該別込み信号送出に基づき共有メモリをアクセスする回
路を切替える手段とを設け、主プロセッサが共有メモリ
をアクセスする時は、従プロセッサが共有メモリを使用
中であっても、前記割込み信号により従プロセッサの共
有メモリ使用を中断させて特定ルーチンに入らせると共
に、切替えられた前記アクセス回路を経て共有メモリを
アクセスし、主プロセッサの共有メモリ使用が完了した
後、前記割込み信号をクリアして再び捉プロセッサに共
有メモリ使用を継続させるようにした、本発明による共
有メモリ制御方式によって解決される。
とで従プロセッサが主プロセッサの指示を受けて動作す
るシステムにおいて、主プロセッサが従プロセッサに最
高の割込みレベルを持つ割込み信号を送出する手段と、
該別込み信号送出に基づき共有メモリをアクセスする回
路を切替える手段とを設け、主プロセッサが共有メモリ
をアクセスする時は、従プロセッサが共有メモリを使用
中であっても、前記割込み信号により従プロセッサの共
有メモリ使用を中断させて特定ルーチンに入らせると共
に、切替えられた前記アクセス回路を経て共有メモリを
アクセスし、主プロセッサの共有メモリ使用が完了した
後、前記割込み信号をクリアして再び捉プロセッサに共
有メモリ使用を継続させるようにした、本発明による共
有メモリ制御方式によって解決される。
即ち主プロセッサが従プロセッサに対し、非同期に共有
メモリのアクセス回路を切替えると同時に、従プロセッ
サに最高の割込みレベルを持つ割込み信号ノンマスカブ
ルインクラブドを発生させてソフトウェア同期を取らせ
るようにしたもので、従プロセッサから主プロセッサに
データの流れが多い場合に有効である。
メモリのアクセス回路を切替えると同時に、従プロセッ
サに最高の割込みレベルを持つ割込み信号ノンマスカブ
ルインクラブドを発生させてソフトウェア同期を取らせ
るようにしたもので、従プロセッサから主プロセッサに
データの流れが多い場合に有効である。
第１図は本発明の一実施例を示す回路のブロック図で・
ある。
ある。
通常は従プロセッサ７が共有メモリ９の制御権を保持し
ており、マルチプレクサ８は従プロセッサ７のバスを共
有メモリ９に接続し、レジスタ１２はゲート１１を開き
ゲート１ｏを閉じている。
ており、マルチプレクサ８は従プロセッサ７のバスを共
有メモリ９に接続し、レジスタ１２はゲート１１を開き
ゲート１ｏを閉じている。
従って従プロセッサ７はマルチプレクサ８を経て共有メ
モリ９にアドレスを送出し、ゲート１１を経て共有メモ
リ９に制御信号を送出し、データの書込み／読出しを行
う。
モリ９にアドレスを送出し、ゲート１１を経て共有メモ
リ９に制御信号を送出し、データの書込み／読出しを行
う。
主プロセッサ６は従プロセッサ７に新たな動作を指示す
るためコマンド及びデータを渡す時、レ ゛ラスタ１
２に共有メモリ９の使用を要求する信号を送出する。レ
ジスタ１２は従プロセッサ７に最高の割込みレベルを持
つ割込み信号ノンマスカブルインクラブド（以後ＮＭｉ
と略す）を送出し、ゲート１１を閉じると共にゲートｌ
Ｏを開く。
るためコマンド及びデータを渡す時、レ ゛ラスタ１
２に共有メモリ９の使用を要求する信号を送出する。レ
ジスタ１２は従プロセッサ７に最高の割込みレベルを持
つ割込み信号ノンマスカブルインクラブド（以後ＮＭｉ
と略す）を送出し、ゲート１１を閉じると共にゲートｌ
Ｏを開く。
従プロセッサ７はレジスタ１２が送出したＮＭｉ割込み
信号により、特定ルーチンであるＮＭｉルーチンに入り
共有メモリ９の使用中か否かを調べ、使用中であった場
合は未だ書込みを行っていないデータ又は読出したデー
タを退避させる。又同時にマルチプレクサ８を切替えて
主プロセッサ６のバスを共用メモリ９に接続する。
信号により、特定ルーチンであるＮＭｉルーチンに入り
共有メモリ９の使用中か否かを調べ、使用中であった場
合は未だ書込みを行っていないデータ又は読出したデー
タを退避させる。又同時にマルチプレクサ８を切替えて
主プロセッサ６のバスを共用メモリ９に接続する。
主プロセッサ６はマルチプレクサ８を経て共有メモリ９
にアドレスを送出すると共に、ゲート１０が開いたこと
で共有メモリ９に制御信号とデータを送出する。
にアドレスを送出すると共に、ゲート１０が開いたこと
で共有メモリ９に制御信号とデータを送出する。
主プロセッサ６は共有メモリ９にデータの書込みが完了
すると、レジスタ１２に送出していた前記共有メモリ使
用要求信号を停止する。レジスタ１２は従プロセッサ７
に送出したＮＭｉ割込み信号を停止して従プロセッサ７
のＮＭｉルーチンをクリアする。
すると、レジスタ１２に送出していた前記共有メモリ使
用要求信号を停止する。レジスタ１２は従プロセッサ７
に送出したＮＭｉ割込み信号を停止して従プロセッサ７
のＮＭｉルーチンをクリアする。
続いて主プロセッサ６は割込み等により従プロセッサ７
に新しいコマンドとデータが共有メモリ９に格納された
ことを知らせる。
に新しいコマンドとデータが共有メモリ９に格納された
ことを知らせる。
従プロセッサ７はＮＭｉルーチンがクリアされたことで
、マルチプレクサ８を切替えてバスを共用メモリ９に接
続し、継続中であったアドレスを送出し、ゲート１１を
経てデータの書込み又は読出しを継続する。
、マルチプレクサ８を切替えてバスを共用メモリ９に接
続し、継続中であったアドレスを送出し、ゲート１１を
経てデータの書込み又は読出しを継続する。
主プロセッサ６はシステム全体を制御するため、共有メ
モリのアクセスは高速で処理する必要があ゛ るが
、従プロセッサ７には共有メモリのアクセス中断による
損失は少ない。
モリのアクセスは高速で処理する必要があ゛ るが
、従プロセッサ７には共有メモリのアクセス中断による
損失は少ない。
以上説明した如く、本発明は主プロセッサが必要とする
時点で非同期で共有メモリをアクセスし得るため高速で
あり、且つ高価な同期回路を不要とするため経済的な共
有メモリ制御方式を提供出来る。
時点で非同期で共有メモリをアクセスし得るため高速で
あり、且つ高価な同期回路を不要とするため経済的な共
有メモリ制御方式を提供出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は従来の共有メモリアクセス回路の一例を示すブ
ロック図である。 図において、 １．２はプロセッサ、 ３，９は共有メモリ、４．５は
同期化回路、 ６は主プロセッサ、７は従プロセッサ、
８はマルチプレクサ、１０．１１はゲート、
１２はレジスタである。
ロック図である。 図において、 １．２はプロセッサ、 ３，９は共有メモリ、４．５は
同期化回路、 ６は主プロセッサ、７は従プロセッサ、
８はマルチプレクサ、１０．１１はゲート、
１２はレジスタである。
Claims (1)
- 共有メモリを介して従プロセッサが主プロセッサとのデ
ータ授受を行うシステムにおいて、従プロセッサに最高
の割込みレベルを持つ割込み信号を送出する手段と、該
割込み信号送出に基づき共有メモリをアクセスする回路
を切替える手段とを前記主プロセッサに設け、主プロセ
ッサが共有メモリをアクセスする時は、従プロセッサが
共有メモリを使用中であっても、前記割込み信号により
従プロセッサの共有メモリ使用を中断させて共有メモリ
をアクセスし、主プロセッサの共有メモリ使用が完了し
た後、前記割込み信号をクリアして再び従プロセッサに
共有メモリ使用を継続させることを特徴とする共有メモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22151784A JPS61100856A (ja) | 1984-10-22 | 1984-10-22 | 共有メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22151784A JPS61100856A (ja) | 1984-10-22 | 1984-10-22 | 共有メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100856A true JPS61100856A (ja) | 1986-05-19 |
Family
ID=16767950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22151784A Pending JPS61100856A (ja) | 1984-10-22 | 1984-10-22 | 共有メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438860A (en) * | 1987-08-05 | 1989-02-09 | Nec Corp | Inter-microprocessor interface system |
-
1984
- 1984-10-22 JP JP22151784A patent/JPS61100856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438860A (en) * | 1987-08-05 | 1989-02-09 | Nec Corp | Inter-microprocessor interface system |
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