JPS6083144A - 同期ブレイク回路 - Google Patents
同期ブレイク回路Info
- Publication number
- JPS6083144A JPS6083144A JP19187183A JP19187183A JPS6083144A JP S6083144 A JPS6083144 A JP S6083144A JP 19187183 A JP19187183 A JP 19187183A JP 19187183 A JP19187183 A JP 19187183A JP S6083144 A JPS6083144 A JP S6083144A
- Authority
- JP
- Japan
- Prior art keywords
- emulator
- signal
- circuit
- emulators
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータを用いたブロードタイプ
システムの開発装置（以下エミュレータと呼ぶ）に関す
る。
システムの開発装置（以下エミュレータと呼ぶ）に関す
る。
本発明は従来単独で使用していだエミュレータを複数同
時に使用することを可能とするもので各各のエミュレー
タをｌりのエミュレータに同期して停止することが出来
る装置を提供するものである。
時に使用することを可能とするもので各各のエミュレー
タをｌりのエミュレータに同期して停止することが出来
る装置を提供するものである。
本発明はエミーレータを複数台同時使用する形態（以下
マルチエミュレータと呼ぶンにおいて、各々のエミュレ
ータを１つのエミュレータに同期させ全エミーレータを
停止できるように実現した同期ブレイク回路である。
マルチエミュレータと呼ぶンにおいて、各々のエミュレ
ータを１つのエミュレータに同期させ全エミーレータを
停止できるように実現した同期ブレイク回路である。
本発明は、オープンコレクタタイプの論理ゲート回路に
よってマルチエミュレータを構成する他のエミュレータ
に目的とするプログラムをエミュレータにかけ実行して
いる途中で中断させる（以下ブレイクと呼ぶ）だめの信
号（以下単にブレイク信号と呼ぶ）を出力できると共に
他のエミーレータからのブレイク信号を入力できる形式
である端子をもつ、そしてこの端子と同様の形式をもっ
たマルチエミュレータを構成する他のエミーレータの端
子に接続する構成をとる。またＳＷはマルチエミュレー
タを構成する中の１つのエミュレータのみＯＮとする。
よってマルチエミュレータを構成する他のエミュレータ
に目的とするプログラムをエミュレータにかけ実行して
いる途中で中断させる（以下ブレイクと呼ぶ）だめの信
号（以下単にブレイク信号と呼ぶ）を出力できると共に
他のエミーレータからのブレイク信号を入力できる形式
である端子をもつ、そしてこの端子と同様の形式をもっ
たマルチエミュレータを構成する他のエミーレータの端
子に接続する構成をとる。またＳＷはマルチエミュレー
タを構成する中の１つのエミュレータのみＯＮとする。
本発明はオープンコレクタタイプの論理ゲート回路を用
いることによってブレイク信号をワイヤード（ｗｉｒｅ
ｄ） 接続できることを基本的な動作原理とする。
いることによってブレイク信号をワイヤード（ｗｉｒｅ
ｄ） 接続できることを基本的な動作原理とする。
本発明の実施例を第１図に関連して説明すれば次の如く
である。
である。
マルチエミュレータに構成せずにこの回路を有するエミ
ュレーター単体でエミュレーションヲ行う場合は、Ｃ端
子を開放して使用するためこの端子の信号ノベルはＭｌ
の単安定回路の出力によってのみ決定される。エミュレ
ーション期間かそれ以外の期間かを区別≠る信号（以下
エミュレーション信号と呼ぶ）の入力端子であるｂが論
理ｌの時すなわちエミュレーション中であればＧｌ、Ｇ
３のゲートが開＠ａ及びＣ端子からの入力信号がそれぞ
れＧｌ、Ｇ３の出力となる、但しエミュレーション信号
はアクテ４ブ（ａｃｔ ｉｖ’ｅ） ）Ｉｉ ｇｈのと
き論理ｌとする。Ｃの時Ｃ端子よりエミュレータをブレ
イクさせるだめの信号がアクティブＨｉｇｈで入力され
れば、この信号はＭｌの単安定回路をトリガして一定期
間のブレイク信号をアクティブＬｏｗで出力しＧ２のＮ
ＡＮＩ）回路で反転してＭ２の単安定回路を再びトリガ
して出力にアクティブ゛Ｌｏｗの一定期間のパルス信号
を出力する。一方ｌｌ上の信号はＧ４も通ｐＧ５によっ
て反転されＧ３によって昇び反転されＧ２のＮＡＮＤゲ
ートのもう一方の入力となるがＧ２の出力は先のＭｌの
出力信号によって論理０になっており新たな変化はな（
Ｍ２は再トリガされることはなく単発のものとなる、エ
ミュレータはこのＭ２の出力を認知し７’ＣラブＶイク
する。マルチエミュレータに構成してエミエＶ−ジョン
を行う場合はＣ端子の信号レベルはマルチエミュレータ
を構成する他のエミュレータによっても制御される。今
、第１図の回路の１． ｂ、Ｃ端子に第２図のａｌ ｂ
、Ｃの信号を加えたとすると、始めｂ端子は論理１でエ
ミュレーション中であるからＧ＋及びＧ３のゲートは一
開いているのでこのエミュＶ−夕をブレイクさせるだめ
の信号がＣ端子よりアクティブＨｉｇｈで入力されれば
、この信号はＭｌの単安定回路をトリガして出力にアク
ティブＬｏｗとなるｔｌ 〜ｔ２ 期間のパルスを発生
させこのエミュレータをブレイクすると共に０４のオー
プンコレクタタイプのバッファ回路を通して他のマルチ
エミュレータを構成するエミーレータをブレイクさせる
。次にマルチエミュレータを構成する他のエミーレータ
がブレイクするときは、点線で示されるようになりＣ端
子のｔ３〜ｔ４ の他のエミュレータのブレイク信号は
Ｇ５で反転される、この時このエミュＶ−夕はまだエミ
ュレーション中なので０３によって再び反転されアクテ
ィブＬｏｗとなりＧ２によってさらに反転されＭ２をト
リガして゛このエミエＶ−タをブレイクさせる。
ュレーター単体でエミュレーションヲ行う場合は、Ｃ端
子を開放して使用するためこの端子の信号ノベルはＭｌ
の単安定回路の出力によってのみ決定される。エミュレ
ーション期間かそれ以外の期間かを区別≠る信号（以下
エミュレーション信号と呼ぶ）の入力端子であるｂが論
理ｌの時すなわちエミュレーション中であればＧｌ、Ｇ
３のゲートが開＠ａ及びＣ端子からの入力信号がそれぞ
れＧｌ、Ｇ３の出力となる、但しエミュレーション信号
はアクテ４ブ（ａｃｔ ｉｖ’ｅ） ）Ｉｉ ｇｈのと
き論理ｌとする。Ｃの時Ｃ端子よりエミュレータをブレ
イクさせるだめの信号がアクティブＨｉｇｈで入力され
れば、この信号はＭｌの単安定回路をトリガして一定期
間のブレイク信号をアクティブＬｏｗで出力しＧ２のＮ
ＡＮＩ）回路で反転してＭ２の単安定回路を再びトリガ
して出力にアクティブ゛Ｌｏｗの一定期間のパルス信号
を出力する。一方ｌｌ上の信号はＧ４も通ｐＧ５によっ
て反転されＧ３によって昇び反転されＧ２のＮＡＮＤゲ
ートのもう一方の入力となるがＧ２の出力は先のＭｌの
出力信号によって論理０になっており新たな変化はな（
Ｍ２は再トリガされることはなく単発のものとなる、エ
ミュレータはこのＭ２の出力を認知し７’ＣラブＶイク
する。マルチエミュレータに構成してエミエＶ−ジョン
を行う場合はＣ端子の信号レベルはマルチエミュレータ
を構成する他のエミュレータによっても制御される。今
、第１図の回路の１． ｂ、Ｃ端子に第２図のａｌ ｂ
、Ｃの信号を加えたとすると、始めｂ端子は論理１でエ
ミュレーション中であるからＧ＋及びＧ３のゲートは一
開いているのでこのエミュＶ−夕をブレイクさせるだめ
の信号がＣ端子よりアクティブＨｉｇｈで入力されれば
、この信号はＭｌの単安定回路をトリガして出力にアク
ティブＬｏｗとなるｔｌ 〜ｔ２ 期間のパルスを発生
させこのエミュレータをブレイクすると共に０４のオー
プンコレクタタイプのバッファ回路を通して他のマルチ
エミュレータを構成するエミーレータをブレイクさせる
。次にマルチエミュレータを構成する他のエミーレータ
がブレイクするときは、点線で示されるようになりＣ端
子のｔ３〜ｔ４ の他のエミュレータのブレイク信号は
Ｇ５で反転される、この時このエミュＶ−夕はまだエミ
ュレーション中なので０３によって再び反転されアクテ
ィブＬｏｗとなりＧ２によってさらに反転されＭ２をト
リガして゛このエミエＶ−タをブレイクさせる。
本発明はμ上説明したように、マルチエミュレータで、
その中の１つのエミュレータに同期させて全てのエミユ
レータをブレイクさせることが可能である。
その中の１つのエミュレータに同期させて全てのエミユ
レータをブレイクさせることが可能である。
第１図は本発明によるエミーレータの同時ブレイク回路
の１例を示す回路図、第２図は第１図に示す回路の動作
を現わした１例を示した図である。 Ｍｌ、Ｍ２・・・・・・単安定回路、Ｇｌ・・・・・・
ＡＮＤ回路、Ｇ２． Ｇ３・・・・・・ＮＡＮＤＡＮＤ
回路・・・・−・オープ７″′クタの・ゝツ７ア回路、
Ｇ５・・・・・・ＩＮＶＥＨＴＢ几回路、Ｒ・・・・・
・抵抗器、ＳＷ・・・・・・スイッチ、第１図及び第２
図のｂ−・・・・・エミーレーゾジン信号端子及びその
信号、第１図及び第２図のａ・・・・・・ブレイクさせ
るため信号端子及びその信号、第１図及び第２図のＣ・
・・−・・ブレイク信号端子及びその信号、第１図及び
第２図のｄ・・・・・・Ｍ２の出力信号端子及びその信
号。 ／′丁゛−゛ 代理人 弁理士 内 原 ｉ）１、 □にノ
の１例を示す回路図、第２図は第１図に示す回路の動作
を現わした１例を示した図である。 Ｍｌ、Ｍ２・・・・・・単安定回路、Ｇｌ・・・・・・
ＡＮＤ回路、Ｇ２． Ｇ３・・・・・・ＮＡＮＤＡＮＤ
回路・・・・−・オープ７″′クタの・ゝツ７ア回路、
Ｇ５・・・・・・ＩＮＶＥＨＴＢ几回路、Ｒ・・・・・
・抵抗器、ＳＷ・・・・・・スイッチ、第１図及び第２
図のｂ−・・・・・エミーレーゾジン信号端子及びその
信号、第１図及び第２図のａ・・・・・・ブレイクさせ
るため信号端子及びその信号、第１図及び第２図のＣ・
・・−・・ブレイク信号端子及びその信号、第１図及び
第２図のｄ・・・・・・Ｍ２の出力信号端子及びその信
号。 ／′丁゛−゛ 代理人 弁理士 内 原 ｉ）１、 □にノ
Claims (1)
- マイクロコンピュータを用いたブロードタイプシステム
の開発装置を複数台同時使用する形態において、目的と
するプログラムをこの開発装置にかけ実行している途中
で中断させるための信号を用い、これをオーダ／コレク
タタイプの論理ゲート回路を通して他のブロートゲイブ
システムの開発装置と接続した同期ブレイク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187183A JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187183A JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083144A true JPS6083144A (ja) | 1985-05-11 |
| JPH044615B2 JPH044615B2 (ja) | 1992-01-28 |
Family
ID=16281860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187183A Granted JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051888A (en) * | 1988-12-30 | 1991-09-24 | Hewlett Packard Company | Data processing systems for coordinating measurement activity upon a plurality of emulators |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
-
1983
- 1983-10-14 JP JP19187183A patent/JPS6083144A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051888A (en) * | 1988-12-30 | 1991-09-24 | Hewlett Packard Company | Data processing systems for coordinating measurement activity upon a plurality of emulators |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044615B2 (ja) | 1992-01-28 |
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