JP2510088Y2 - マトリクススイツチ回路 - Google Patents
マトリクススイツチ回路Info
- Publication number
- JP2510088Y2 JP2510088Y2 JP1986152301U JP15230186U JP2510088Y2 JP 2510088 Y2 JP2510088 Y2 JP 2510088Y2 JP 1986152301 U JP1986152301 U JP 1986152301U JP 15230186 U JP15230186 U JP 15230186U JP 2510088 Y2 JP2510088 Y2 JP 2510088Y2
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- JP
- Japan
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- matrix switch
- matrix
- output
- input
- circuit
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案はｎ×ｍマトリクス回路の入力と出力を接続
制御するマトリクススイツチ回路に関するものである。
制御するマトリクススイツチ回路に関するものである。
第３図は従来のマトリクススイツチ回路を示すブロツ
ク図である。同図において、11〜1nはｎ個の入力端子、
２はｎ×ｍマトリクス回路、31〜3mはｍ個の出力端子で
ある。
ク図である。同図において、11〜1nはｎ個の入力端子、
２はｎ×ｍマトリクス回路、31〜3mはｍ個の出力端子で
ある。
この構成によるマトリクススイツチ回路はｎ×ｍマト
リクス回路２の各スイツチを接続または非接続に制御す
ることにより、入力端子11〜1nと出力端子31〜3mの接続
を変えることができる。
リクス回路２の各スイツチを接続または非接続に制御す
ることにより、入力端子11〜1nと出力端子31〜3mの接続
を変えることができる。
上述した従来のマトリクススイツチ回路はｎ×ｍマト
リクス回路の各スイツチの接続を変更しなければならな
いので、例えばｉ本の接続変更を行なう場合には１つの
入力と１つの出力を接続するのに要する時間をｔとすれ
ばｉ×ｔ時間を必要とする。このため、出力には最大ｉ
×ｔ時間の間、出力に信号がなくなる時間が生じるとい
う問題点がある。
リクス回路の各スイツチの接続を変更しなければならな
いので、例えばｉ本の接続変更を行なう場合には１つの
入力と１つの出力を接続するのに要する時間をｔとすれ
ばｉ×ｔ時間を必要とする。このため、出力には最大ｉ
×ｔ時間の間、出力に信号がなくなる時間が生じるとい
う問題点がある。
この考案のマトリクススイッチ回路は、ｎ個の入力と
ｍ個の出力からなるマトリクススイッチ素子と出力バッ
ファおよびインターフェース回路から構成される複数個
のマトリクススイッチが上記各入力及び各出力に対しそ
れぞれ並列に接続され、これらのマトリクススイツチを
選択的に動作させて入力と出力の接続変更を行なうもの
である。
ｍ個の出力からなるマトリクススイッチ素子と出力バッ
ファおよびインターフェース回路から構成される複数個
のマトリクススイッチが上記各入力及び各出力に対しそ
れぞれ並列に接続され、これらのマトリクススイツチを
選択的に動作させて入力と出力の接続変更を行なうもの
である。
この考案は、各マトリクススイッチ毎にマトリクスス
イッチ素子と出力バッファをそれぞれ設け、これらマト
リクススイッチ素子の入力と出力との接続制御および出
力バッファを動作または非動作に制御することにより、
マトリクススイッチ回路の入力と出力の変更を瞬時に行
なうことができる。
イッチ素子と出力バッファをそれぞれ設け、これらマト
リクススイッチ素子の入力と出力との接続制御および出
力バッファを動作または非動作に制御することにより、
マトリクススイッチ回路の入力と出力の変更を瞬時に行
なうことができる。
第１図はこの考案に係るマトリクススイツチ回路の一
実施例を示すブロツク図である。同図において、41〜4l
はそれぞれその詳細を第２図に示すように、ｎ個の入力
とｍ個の出力からなるマトリクススイツチ素子５、出力
バツフア６およびインターフエース回路７から構成さ
れ、ｍ個の出力が動作状態または非動作状態に制御され
るマトリクススイツチ、８は選択的に制御信号を制御線
91〜9lおよび各マトリクススイツチ41〜4lのインターフ
エース回路７を介してマトリクススイツチ素子５および
出力バツフア６に出力し、マトリクススイツチ素子５の
入力と出力との接続制御および出力バツフア６を動作状
態または非動作状態に制御する制御回路である。
実施例を示すブロツク図である。同図において、41〜4l
はそれぞれその詳細を第２図に示すように、ｎ個の入力
とｍ個の出力からなるマトリクススイツチ素子５、出力
バツフア６およびインターフエース回路７から構成さ
れ、ｍ個の出力が動作状態または非動作状態に制御され
るマトリクススイツチ、８は選択的に制御信号を制御線
91〜9lおよび各マトリクススイツチ41〜4lのインターフ
エース回路７を介してマトリクススイツチ素子５および
出力バツフア６に出力し、マトリクススイツチ素子５の
入力と出力との接続制御および出力バツフア６を動作状
態または非動作状態に制御する制御回路である。
次に、上記構成によるマトリクススイツチ回路の動作
について説明する。まず、制御回路８は選択的に制御信
号を制御線91〜9lおよびマトリクススイツチ41〜4lのイ
ンターフエース回路７を介してマトリクススイツチ素子
５および出力バツフア６に送出する。例えばマトリクス
スイツチ41のマトリクススイツチ素子５の入力と出力と
を所定の接続に設定されると共に、例えば出力バツフア
６が動作状態になり、その他のマトリクススイツチ42〜
4lの出力バツフア６が非動作状態に設定される。このた
め、入力端子11〜1nに入力したｎ個の入力はマトリクス
スイツチ41により、出力端子31〜3mから所定のｍ個の出
力が得られる。次に、出力端子31〜3mのｍ個の出力を変
更する場合、制御回路８は制御信号を制御線92およびマ
トリクススイツチ42のインターフエース回路７を介して
マトリクスイッチ42ののマトリクス素子５の入力と出力
とを所定の接続に設定すると共に出力バツフア６を動作
状態にし、他のマトリクススイツチ41，43〜4lの出力バ
ツフア６を非動作状態に設定する。このため、入力端子
11〜1nに入力したｎ個の入力信号はマトリクススイツチ
42により所定のｍ個の出力が得られる。同様にして、制
御回路８によりマトリクススイツチ43〜4lのマトリクス
スイツチ素子５の接続を設定することにより、出力端子
31〜3mにｍ個の出力を得ることができる。このように、
ｎ個の入力とｍ個の出力との接続状態をマトリクススイ
ツチ41〜4lに設定される内容により瞬時に変えることが
できる。
について説明する。まず、制御回路８は選択的に制御信
号を制御線91〜9lおよびマトリクススイツチ41〜4lのイ
ンターフエース回路７を介してマトリクススイツチ素子
５および出力バツフア６に送出する。例えばマトリクス
スイツチ41のマトリクススイツチ素子５の入力と出力と
を所定の接続に設定されると共に、例えば出力バツフア
６が動作状態になり、その他のマトリクススイツチ42〜
4lの出力バツフア６が非動作状態に設定される。このた
め、入力端子11〜1nに入力したｎ個の入力はマトリクス
スイツチ41により、出力端子31〜3mから所定のｍ個の出
力が得られる。次に、出力端子31〜3mのｍ個の出力を変
更する場合、制御回路８は制御信号を制御線92およびマ
トリクススイツチ42のインターフエース回路７を介して
マトリクスイッチ42ののマトリクス素子５の入力と出力
とを所定の接続に設定すると共に出力バツフア６を動作
状態にし、他のマトリクススイツチ41，43〜4lの出力バ
ツフア６を非動作状態に設定する。このため、入力端子
11〜1nに入力したｎ個の入力信号はマトリクススイツチ
42により所定のｍ個の出力が得られる。同様にして、制
御回路８によりマトリクススイツチ43〜4lのマトリクス
スイツチ素子５の接続を設定することにより、出力端子
31〜3mにｍ個の出力を得ることができる。このように、
ｎ個の入力とｍ個の出力との接続状態をマトリクススイ
ツチ41〜4lに設定される内容により瞬時に変えることが
できる。
この考案に係るマトリクススイツチ回路によれば、ｎ
個の入力とｍ個の出力からなるマトリクススイッチ素子
と出力バッファおよびインターフェース回路から構成さ
れる複数個のマトリクススイッチを並列に接続し、これ
らマトリクススイッチ素子の入力と出力との接続制御お
よび出力バッファを動作または非動作に制御することに
より、これらマトリクススイッチを選択的に動作させて
入力と出力との接続変更を瞬時に行なうことができる効
果がある。
個の入力とｍ個の出力からなるマトリクススイッチ素子
と出力バッファおよびインターフェース回路から構成さ
れる複数個のマトリクススイッチを並列に接続し、これ
らマトリクススイッチ素子の入力と出力との接続制御お
よび出力バッファを動作または非動作に制御することに
より、これらマトリクススイッチを選択的に動作させて
入力と出力との接続変更を瞬時に行なうことができる効
果がある。
第１図はこの考案に係るマトリクススイツチ回路の一実
施例を示すブロツク図、第２図は第１図の詳細なブロツ
ク図、第３図は従来のマトリクススイツチ回路を示すブ
ロツク図である。 11〜1n……入力端子、31〜3m……出力端子、41〜4l……
マトリクススイツチ、５……マトリクススイツチ素子、
６……出力バッフア、７……インターフエース回路、８
……制御回路、91〜9l……制御線。
施例を示すブロツク図、第２図は第１図の詳細なブロツ
ク図、第３図は従来のマトリクススイツチ回路を示すブ
ロツク図である。 11〜1n……入力端子、31〜3m……出力端子、41〜4l……
マトリクススイツチ、５……マトリクススイツチ素子、
６……出力バッフア、７……インターフエース回路、８
……制御回路、91〜9l……制御線。
Claims (1)
- 【請求項１】各々がｎ個の入力とｍ個の出力からなるマ
トリクススイッチ素子，出力バッファおよびインターフ
ェース回路から構成されると共に、各々が前記各入力及
び各出力に対しそれぞれ並列に接続された複数個のマト
リクススイッチと、この複数個のマトリクススイッチの
前記マトリクススイッチ素子の入力と出力との接続制御
および前記出力バッファの動作または非動作の制御を行
う制御回路とを備え、前記各マトリクススイッチを選択
的に動作させて入力と出力の接続変更を行うようにした
ことを特徴とするマトリクススイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986152301U JP2510088Y2 (ja) | 1986-10-03 | 1986-10-03 | マトリクススイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986152301U JP2510088Y2 (ja) | 1986-10-03 | 1986-10-03 | マトリクススイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359425U JPS6359425U (ja) | 1988-04-20 |
| JP2510088Y2 true JP2510088Y2 (ja) | 1996-09-11 |
Family
ID=31070155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986152301U Expired - Lifetime JP2510088Y2 (ja) | 1986-10-03 | 1986-10-03 | マトリクススイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510088Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828434U (ja) * | 1981-08-20 | 1983-02-24 | 日本電気株式会社 | 信号切換回路 |
| JPS60180292A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 空間スイツチ |
-
1986
- 1986-10-03 JP JP1986152301U patent/JP2510088Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359425U (ja) | 1988-04-20 |
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